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数字逻辑实验报告心得5篇数字逻辑是数字电路逻辑设计的简称，其内容是应用数字电路进行数字系统逻辑设计。
电子数字计算机是由具有各种逻辑功能的逻辑部件组成的，这些逻辑部件按其结构可分为组合逻辑电路和时序逻辑电路。
下面是带来的有关数字逻辑实验报告心得，希望大家喜欢数字逻辑实验报告心得1数字电路中，最基本的逻辑门可归结为与门、或门和非门。
实际应用时，它们可以独立使用，但用的更多的是经过逻辑组合组成的复合门电路。
目前广泛使用的门电路有TTL 门电路和CMOS门电路。
1、TTL门电路TTL门电路是数字集成电路中应用最广泛的，由于其输入端和输出端的结构形式都采用了半导体三极管，所以一般称它为晶体管-晶体管逻辑电路，或称为TTL电路。
这种电路的电源电压为+5V，高电平典型值为3.6V(≥2.4V合格);低电平典型值为0.3V(≤0.45合格)。
常见的复合门有与非门、或非门、与或非门和异或门。
有时门电路的输入端多余无用，因为对TTL电路来说，悬空相当于“1”，所以对不同的逻辑门，其多余输入端处理方法不同。
(1)TTL与门、与非门的多余输入端的处理如图1-1为四输入端与非门，若只需用两个输入端A和B，那么另两个多余输入端的处理方法是：并联悬空通过电阻接高电平请点击输入图片描述图1-1 TTL与门、与非门多余输入端的处理并联、悬空或通过电阻接高电平使用，这是TTL型与门、与非门的特定要求，但要在使用中考虑到，并联使用时，增加了门的输入电容，对前级增加容性负载和增加输出电流，使该门的抗干扰能力下降;悬空使用，逻辑上可视为“1”，但该门的输入端输入阻抗高，易受外界干扰;相比之下，多余输入端通过串接限流电阻接高电平的方法较好。
(2)TTL或门、或非门的多余输入端的处理请点击输入图片描述如图1-2为四输入端或非门，若只需用两个输入端A和B，那么另两个多余输入端的处理方法是：并联、接低电平或接地。
并联低电平或接地请点击输入图片描述图1-2 TTL或门、或非门多余输入端的处理(3)异或门的输入端处理异或门是由基本逻辑门组合成的复合门电路。
数字电路技术实验报告一、学号: 姓名: 日期:实验目的:（1）.用数码显示管实现0.1.2.3.4.0.3.0.3.4；（2）.用74LS90,5421BCD码实现模十计数；二、实验设备:（1）.数字电路试验箱；（2）.数字双踪示波器；（3）.函数信号发生器；（4）.集成电路: 74LS90；（5）.集成电路: 74LS00；三、实验原理:计数是一种最简单的基本运算计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能同时兼有分频功能。
计数器按计数进制分为二进制计数器十进制计数器和任意进制计数器按计数单元中触发器所接收计数脉冲和翻转顺序分为异步计数器同步计数器按计数功能分有加法计数器减法计数器可逆双向计数器等。
异步清零2-5-10进制异步计数器74LS9074LS90是一块2-5-10进制异步计数器它由四个主从JK触发器和一些附加门电路组成其中一个触发器构成一位二进制计数器另三个触发器构成异步五进制计数器。
在74LS90计数器电路中设有专用置0端R01 R02和置9端S91 S92 当R1=R2=S1=S2=0时时钟从CP1引入Q0输出为二进制时钟从CP2引入Q3输出为五进制时钟从CP1引入Q0接CP2即二进制的输出与五进制的输入相连则Q3Q2Q1Q0输出为十进制8421BCD 码时钟从CP2引入而Q3接CP1即五进制的输出与二进制的输入相连Q0Q3Q2Q1输出为十进制5421BCD码。
74LS90管脚定义74LS00管脚定义74LS90功能表四、实验内容:（1）.用74LS90实现0123403034 （2）.用5421ＢＣＤ实现计数；五、实验结果:（1）.列出真值表；（2）.画出卡诺图；（3）.按化简结果连接图；（循环数字列表）（1）.F8=0；.四变量卡诺图:F 2=Q .Q .Q .Q 1020；F 1=Q 1；（5）.把F 8接地；F 4接Q3；F 2与相接Q .Q .Q .Q 1020；F 1与Q 1链接；六、心得体会:这次实验综合性较强, 主要考察了我们从实际问题中抽象出逻辑函数的能力。
一、实验目的1. 理解数字逻辑的基本概念和基本原理。
2. 掌握常用数字逻辑门的功能和特性。
3. 学会使用数字逻辑电路设计简单功能电路。
4. 提高实验操作能力和分析问题、解决问题的能力。
二、实验器材1. 数字逻辑实验箱2. 逻辑门电路芯片3. 逻辑测试笔4. 连接线5. 逻辑分析仪6. 示波器三、实验原理数字逻辑是研究数字信号和数字系统的一门学科。
它主要研究数字电路的设计、分析和实现。
数字逻辑的基本元件包括逻辑门、触发器、寄存器等。
本实验主要涉及以下几种逻辑门：1. 与门（AND）：只有当所有输入端都为高电平时，输出才为高电平。
2. 或门（OR）：只要有一个输入端为高电平，输出就为高电平。
3. 非门（NOT）：输入为高电平时，输出为低电平；输入为低电平时，输出为高电平。
4. 异或门（XOR）：只有当两个输入端电平不同时，输出才为高电平。
四、实验内容1. 逻辑门功能测试（1）测试与门、或门、非门、异或门的功能。
（2）使用逻辑测试笔和逻辑门电路芯片，观察输入和输出之间的关系。
2. 组合逻辑电路设计（1）设计一个简单的组合逻辑电路，实现二进制加法功能。
（2）使用逻辑门电路芯片和连线，搭建电路。
（3）测试电路功能，验证其正确性。
3. 时序逻辑电路设计（1）设计一个简单的时序逻辑电路，实现计数功能。
（2）使用触发器、寄存器等时序逻辑元件，搭建电路。
（3）测试电路功能，验证其正确性。
五、实验步骤1. 准备工作（1）检查实验器材是否齐全，确保实验顺利进行。
（2）阅读实验指导书，了解实验原理和步骤。
2. 逻辑门功能测试（1）将逻辑门电路芯片插入实验箱。
（2）根据实验指导书，连接输入和输出端口。
（3）使用逻辑测试笔，观察输入和输出之间的关系。
3. 组合逻辑电路设计（1）根据设计要求，选择合适的逻辑门。
（2）使用连线，搭建组合逻辑电路。
（3）测试电路功能，验证其正确性。
4. 时序逻辑电路设计（1）根据设计要求，选择合适的时序逻辑元件。
一、实验目的1. 理解数字逻辑的基本概念和原理；2. 掌握常用数字逻辑门的功能和特性；3. 学会组合逻辑电路和时序逻辑电路的设计方法；4. 培养动手能力和实际操作能力。
二、实验内容1. 常用数字逻辑门实验2. 组合逻辑电路实验3. 时序逻辑电路实验三、实验原理1. 数字逻辑门：数字逻辑门是构成数字电路的基本单元，主要包括与门、或门、非门、异或门、或非门、同或门等。
这些门电路具有不同的逻辑功能，可以根据需要组合成各种复杂的逻辑电路。
2. 组合逻辑电路：组合逻辑电路是由数字逻辑门组成的，其输出仅与当前输入有关，与电路历史状态无关。
常见的组合逻辑电路有编码器、译码器、加法器、乘法器等。
3. 时序逻辑电路：时序逻辑电路是由组合逻辑电路和存储器（如触发器）组成的，其输出不仅与当前输入有关，还与电路历史状态有关。
常见的时序逻辑电路有计数器、寄存器、移位寄存器等。
四、实验步骤1. 常用数字逻辑门实验（1）观察与门、或门、非门、异或门、或非门、同或门等逻辑门电路的输入输出关系；（2）根据实验要求，设计组合逻辑电路，并使用逻辑门实现；（3）测试电路，观察输入输出关系，验证电路功能。
2. 组合逻辑电路实验（1）设计编码器、译码器、加法器、乘法器等组合逻辑电路；（2）使用逻辑门实现电路，并连接到实验平台上；（3）测试电路，观察输入输出关系，验证电路功能。
3. 时序逻辑电路实验（1）设计计数器、寄存器、移位寄存器等时序逻辑电路；（2）使用逻辑门和触发器实现电路，并连接到实验平台上；（3）测试电路，观察输入输出关系，验证电路功能。
五、实验结果与分析1. 常用数字逻辑门实验通过观察和测试，验证了与门、或门、非门、异或门、或非门、同或门等逻辑门电路的输入输出关系，掌握了这些门电路的基本功能。
2. 组合逻辑电路实验通过设计、实现和测试编码器、译码器、加法器、乘法器等组合逻辑电路，掌握了组合逻辑电路的设计方法，提高了动手能力。
3. 时序逻辑电路实验通过设计、实现和测试计数器、寄存器、移位寄存器等时序逻辑电路，掌握了时序逻辑电路的设计方法，提高了实际操作能力。
一、实验背景数字逻辑是电子技术与计算机科学的基础课程，它研究数字电路的设计与实现。
为了加深对数字逻辑电路的理解，我们进行了本次实验，通过实际操作和仿真，验证数字逻辑电路的理论知识，并掌握数字逻辑电路的设计与实现方法。
二、实验目的1. 理解数字逻辑电路的基本原理和组成。
2. 掌握逻辑门电路、组合逻辑电路和时序逻辑电路的设计方法。
3. 通过实验验证数字逻辑电路的功能，提高动手能力和分析问题能力。
三、实验内容1. 逻辑门电路实验（1）实验目的：学习分析基本的逻辑门电路的工作原理，掌握与门、或门、非门等基本逻辑门电路的逻辑功能。
（2）实验步骤：①按照实验指导书的要求，连接实验电路；②根据输入信号，观察输出信号，验证逻辑门电路的逻辑功能；③记录实验结果，分析实验现象。
（3）实验结果与分析：实验结果显示，与门、或门、非门等基本逻辑门电路的逻辑功能符合预期。
通过实验，我们加深了对逻辑门电路工作原理的理解。
2. 组合逻辑电路实验（1）实验目的：掌握组合逻辑电路的设计方法，验证组合逻辑电路的功能。
（2）实验步骤：①根据实验要求，设计组合逻辑电路；②按照实验指导书的要求，连接实验电路；③根据输入信号，观察输出信号，验证组合逻辑电路的功能；④记录实验结果，分析实验现象。
（3）实验结果与分析：实验结果显示，设计的组合逻辑电路功能符合预期。
通过实验，我们掌握了组合逻辑电路的设计方法，提高了逻辑思维能力。
3. 时序逻辑电路实验（1）实验目的：掌握时序逻辑电路的设计方法，验证时序逻辑电路的功能。
（2）实验步骤：①根据实验要求，设计时序逻辑电路；②按照实验指导书的要求，连接实验电路；③根据输入信号，观察输出信号，验证时序逻辑电路的功能；④记录实验结果，分析实验现象。
（3）实验结果与分析：实验结果显示，设计的时序逻辑电路功能符合预期。
通过实验，我们掌握了时序逻辑电路的设计方法，提高了逻辑思维能力。
四、实验总结通过本次实验，我们完成了以下任务：1. 理解了数字逻辑电路的基本原理和组成；2. 掌握了逻辑门电路、组合逻辑电路和时序逻辑电路的设计方法；3. 通过实验验证了数字逻辑电路的功能，提高了动手能力和分析问题能力。
数字逻辑实验报告数字逻辑是一门关于数字电路与计算机硬件的专业学科，数学与电子学是数字逻辑的主要支撑学科。
数字逻辑实验则是数字逻辑课程中重要的一环，通过数字逻辑实验，学生们可以更加直观地了解数字电路的原理与构造，掌握数字逻辑设计和模拟的基本方法和技能。
在这次数字逻辑实验中，我们使用了FPGA平台和Verilog HDL编程语言进行数字电路的设计和模拟。
在实验中，我们以设计一个给定数码在七段显示器上输出的电路为例，具体实现方法如下。
首先，我们需要了解七段显示器的原理。
七段显示器是一种基于数码管工作原理的显示设备，它由七个LED元件（排列成了基本的数字“8”形状）和数码控制器组成。
每个LED元件可以显示数字“0”到“9”以及一些字母和特殊符号。
某个数字或字母在七段数码管上的显示是由对应的七段LED元件亮灭状态的组合来实现的。
接着，我们需要确定给定数字在七段显示器上显示的亮灭状态的对应表。
例如，数字“0”的亮灭状态可以表示为1111110，其中1表示亮，0表示灭。
通过查找资料或自行设计，我们可以获得数字0到9的显示亮灭状态的对应表。
然后，我们需要根据数字的输入和输出设计电路。
电路的输入是一个N位二进制数码，输出是控制七段数码管显示的亮灭状态。
我们可以使用Verilog HDL语言描述电路的模块，如下所示：```module seven_segment_display(input [N-1:0] num, output [6:0] seg);assign seg = {~num[3], num[2], num[1], ~(num[0] & num[2]), num[0] & num[1], ~(num[0] | num[1]), num[0] ^ num[1] ^ num[2]};endmodule```在这个Verilog HDL模块中，我们使用assign关键字将七段数码管的亮灭状态seg与输入num进行绑定。
数字逻辑实验报告数字逻辑实验报告引言：数字逻辑是计算机科学中的基础知识，它研究的是数字信号的处理与传输。
在现代科技发展的背景下，数字逻辑的应用越来越广泛，涉及到计算机硬件、通信、电子设备等众多领域。
本实验旨在通过设计和实现数字逻辑电路，加深对数字逻辑的理解，并掌握数字逻辑实验的基本方法和技巧。
实验一：逻辑门电路设计与实现逻辑门是数字电路的基本组成单元，由与门、或门、非门等构成。
在本实验中，我们设计了一个4位全加器电路。
通过逻辑门的组合，实现了对两个4位二进制数的加法运算。
实验过程中，我们了解到逻辑门的工作原理，掌握了逻辑门的真值表和逻辑方程的编写方法。
实验二：多路选择器的设计与实现多路选择器是一种常用的数字逻辑电路，它可以根据控制信号的不同，从多个输入信号中选择一个输出信号。
在本实验中，我们设计了一个4位2选1多路选择器电路。
通过对多路选择器的输入信号和控制信号的设置，实现了对不同输入信号的选择。
实验过程中，我们了解到多路选择器的工作原理，学会了多路选择器的真值表和逻辑方程的编写方法。
实验三：时序逻辑电路的设计与实现时序逻辑电路是一种能够存储和处理时序信息的数字逻辑电路。
在本实验中，我们设计了一个简单的时序逻辑电路——D触发器。
通过对D触发器的输入信号和时钟信号的设置，实现了对输入信号的存储和传输。
实验过程中，我们了解到D触发器的工作原理，掌握了D触发器的真值表和逻辑方程的编写方法。
实验四：计数器电路的设计与实现计数器是一种能够实现计数功能的数字逻辑电路。
在本实验中，我们设计了一个4位二进制计数器电路。
通过对计数器的时钟信号和复位信号的设置，实现了对计数器的控制。
实验过程中，我们了解到计数器的工作原理，学会了计数器的真值表和逻辑方程的编写方法。
结论：通过本次实验，我们深入了解了数字逻辑的基本原理和应用方法。
通过设计和实现逻辑门电路、多路选择器、时序逻辑电路和计数器电路，我们掌握了数字逻辑实验的基本技巧，并加深了对数字逻辑的理解。
数字逻辑JK触发器实验报告.doc
JK触发器实验报告
一、实验综述
本实验的目的是熟悉JK触发器，其中包括JK触发器的模型，以及JK触发器工作原理，以及如何利用JK触发器构成T型延迟线。
二、实验过程及结果
1、JK触发器模型
JK触发器是一种时序逻辑锁存器，也称为记忆器、单端锁存器或延时器，由两个输入J、K和一个输出Q共构成的三角型逻辑结构组成，且该触发器的输入J和K引脚可以为高电平或低电平。
2、JK触发器的工作原理
JK触发器以及其工作原理的机理可以归纳为：若J与K均为高电平时，Q变化，若J、K均为低电平时，Q不变化，若K为低电平，J为高电平时，Q变化，若K为高电平，J为
低电平时，Q变化。
3、如何利用JK触发器构成T型延迟线
本实验将JK触发器及时间开关利用起来，构成T型延时线，以实现对输入的按键信
号的定时操作，经过实验我们知道给定间隔时间后即可得到一段延时是输出与输入相同的
信号，定时作用，实现了定时控制。
三、实验结论
1、本实验通过理论分析及实验验证，熟悉了JK触发器的模型，以及JK触发器的工
作原理。
2、本实验搭建了一个T型延迟线，并验证了JK触发器可以实现定时操作，实现定时
控制。
四、实验总结
本实验通过JK触发器，理解了它的模型和工作原理，并将其用于搭建定时器，实现
定时控制，学到了JK触发器的理论知识和实际功能。
本实验也为今后更深入的探索和学
习预备了良好的基础。
数字逻辑心得体会数字逻辑实验报告心得体会数字逻辑实验是我们计算机科学专业的一门必修课程，通过学习数字逻辑实验可以让我们从硬件设计的角度更加深入地理解计算机组成原理。
在多次实验的过程中，我养成了细心认真的做实验的习惯，印证了实践出真知的道理，也深深地感受到了数字逻辑在现代计算机系统中的重要性。
首先，做实验前必须认真阅读实验指导书和理解相应的电路原理，而且还需要画出具体的电路图。
由于数字逻辑的电路原理比较复杂，需要细心地阅读指导书上的电路原理，并了解各个元器件的功能和特点。
接着，应该跟着实验指导书一步一步地模拟电路，并利用麻烦的数字电路计算的知识，进行相关计算和验算。
只有这样才能对实验结果进行正确地判断和分析，同时还能够更好地理解数字逻辑的实际应用。
其次，在实验中需要认真记录每一步的操作、电路图和实验数据。
这样做的好处是可以保证实验结果更加稳定可靠，并能够及时发现和解决潜在问题。
有时候，在实验过程中可能因为一些细节没有注意到而导致实验结果不稳定，如果没有及时记录实验过程，就很难去纠正错误。
因此，认真记录实验过程至关重要。
最后，多思考、多讨论、多交流。
数字逻辑实验需要思维缜密和分析运用的能力，多思考能够让我们更好的理解电路结构的原理并且搞清每一个器件的作用。
而多交流则可以让我们了解到其他同学的电路设计，甚至可以从中获得更加深入的思考。
在实验过程中，我也发现了许多潜在问题，通过与同学及实验教师的讨论，才得以充分理解并找出正确的解决方法。
总的来说，数字逻辑实验对于我们理解计算机组成原理、提高实际操作能力、培养团队合作能力都是非常有指导意义的。
良好的实验习惯和精神，则更是对我们整个职业生涯的培养和锻炼。
一、实验目的本次实验旨在通过实际操作，加深对数字逻辑基本原理和设计方法的理解，提高学生在数字电路设计、仿真和调试方面的实践能力。
通过完成以下实验任务，使学生掌握以下技能：1. 理解数字逻辑电路的基本概念和原理。
2. 掌握数字逻辑电路的设计方法和步骤。
3. 学会使用仿真软件进行电路设计和仿真测试。
4. 掌握数字逻辑电路的调试和优化方法。
二、实验内容本次实验主要包含以下三个部分：1. 组合逻辑电路设计：设计一个四位加法器，并使用Logisim软件进行仿真测试。
2. 时序逻辑电路设计：设计一个简单的计数器，并使用Verilog语言进行描述和仿真。
3. 数字逻辑电路综合应用：设计一个简单的数字信号处理器，实现基本的算术运算。
三、实验步骤1. 组合逻辑电路设计（1）分析题目要求，确定设计目标和输入输出关系。
（2）根据输入输出关系，设计四位加法器的逻辑电路。
（3）使用Logisim软件搭建电路，并设置输入信号。
（4）观察仿真结果，验证电路功能是否正确。
2. 时序逻辑电路设计（1）分析题目要求，确定设计目标和状态转移图。
（2）使用Verilog语言描述计数器电路，包括模块定义、输入输出定义、状态定义和状态转移逻辑。
（3）使用仿真软件进行测试，观察电路在不同状态下的输出波形。
3. 数字逻辑电路综合应用（1）分析题目要求，确定设计目标和功能模块。
（2）设计数字信号处理器电路，包括算术运算单元、控制单元和存储单元等。
（3）使用仿真软件进行测试，验证电路能否实现基本算术运算。
四、实验结果与分析1. 组合逻辑电路设计实验结果：通过仿真测试，四位加法器电路功能正常，能够实现两个四位二进制数的加法运算。
分析：在设计过程中，遵循了组合逻辑电路设计的基本原则，确保了电路的正确性。
2. 时序逻辑电路设计实验结果：通过仿真测试，计数器电路功能正常，能够实现从0到9的计数功能。
分析：在设计过程中，正确描述了状态转移图，并使用Verilog语言实现了电路的功能。
数字逻辑实验报告
武汉理工大学
院 校： 计算机科学与技术学院
专 业： 计算机科学与技术
学 生 姓 名： 王旭
班 级：
Y1606
学号 0121610870113
2017 年 月 日
实验一：一位全加器
实验目的：
1. 掌握组合逻辑电路的设计方法；
2. 熟悉 Vivado2014 集成开发环境和 Verilog 编程语言；
3. 掌握 1 位全加器电路的设计与实现。
试验工具：
1.Basys3 FPGA 开发板
2.Vivado2014 集成开发环境和 Verilog 编程语言。
实验原理：
Ci+A+B={Co，S} 全加器真表
A B Ci Co S
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
全加器逻辑表达式
S=A○+B○+Ci
Co=A.B+ (A○+B).Ci 全加器电路图
实验步骤：
(一) 新建工程 ：
1、
打开 Vivado 2014.2 开发工具，可通过桌面快
捷方式或开始菜单中 Xilinx Design
Tools->Vivado 2014.2 下的 Vivado 2014.2 打
开软件；
2、
单击上述界面中 Create New Project 图标，弹
出新建工程向导。
3、
输入工程名称、选择工程存储路径，并勾选
Create project subdirectory选项，为工程在
指定存储路径下建立独立的文件夹。设置完成后，
点击Next。注意：工程名称和存储路径中不能出
现中文和空格，建议工程名称以字母、数字、下
划线来组成
4、
选择RTL Project一项，并勾选Do not specify
sources at this time，为了跳过在新建工程的
过程中添加设计源文件。
5、
根据使用的FPGA开发平台，选择对应的FPGA
目标器件。（在本手册中，以Xilinx大学计
划开发板 Digilent Basys3 为例，FPGA 采用
Artix-7 XC7A35T-1CPG236-C 的器件，即
Family 和 Subfamily 均为 Artix-7，封装形式
（Package）为 CPG236，速度等级（Speed
grade）为-1，温度等级（Temp Grade）为 C）。
点击 Next。
6、
确认相关信息与设计所用的的 FPGA 器件信息
是否一致，一致请点击 Finish，不一致，请返回
上一步修改。
7、
得到如下的空白 Vivado 工程界面，完成空白工
程新建。
(二) 设计文件输入：
8、
点击 Flow Navigator 下的 Project
Manager->Add Sources 或中间 Sources 中的对
话框打开设计文件导入添加对话框。
9、
选择第二项 Add or Create Design Sources，用
来添加或新建 Verilog 源文件。
10、
如果有现有的 V 文件，可以通过 Add Files 一
项添加。在这里，我们要新建文件，所以选择
Create File 一项。
11、
在 Create Source File 中输入 File Name，这里
为 full_adder，点击 OK。注：名称中不可出现
中文和空格。
12、
新建的设计文件（此处为 full_adder.v）即存在
于 Sources 中的 Design Sources 中。打开该文
件，输入相应的设计代码。
根据已知的电路图得到以下 verilog 代码：
module
full adder(inout x,input y,input z,
output s,output c,
);
wire w1, w2, w3;
xor(w1, x, y);
and(w2, x, y);
xor(s, w1, z);
and(w3, w1, z);
or(c, w3, w2);
endmodule
13、
点击 Flow Navigator 中 Synthesis 中的 Run
Synthesis，对工程进行综合
14、
综合完成之后，选择 Open Synthesized
Design，打开综合结果
15、
在layout中选择IO planning一项。
16、
在右下方的选项卡中切换到I/O ports一栏，并
在对应的信号后，输入对应的FPGA管脚标号，
c,s,x,y,z的管脚分别设为E19，U19，V16，V17
和w16（也可根据下方的引脚分配图1自行选择）
并指定I/O std 电压为“LVCMOS33
17、
完成之后，点击左上方工具栏中的保存按钮，工
程提示新建 XDC 文件或选择工程中已
有的 XDC 文件。点击 OK 完成约束过程。
(三) 工程实现
18、
在 Flow Navigator 中点击 Program and Debug
下的 Generate Bitstream 选项，工程会自动完
成综合、实现、Bit 文件生成过程，完成之后，
可点击 Open Implemented Design 来查看工程实
现结果。
19、
将 basys3 板用 mini usb 线连上电脑， 打开
basys3 上的电源开关，在Flow Navigator中展
开Hardware Manager，点击Open New Target）
在Flow Navigator中展开Hardware Manager，
点击Open New Target）
20、
拨动开关键，测试 LED 灯的亮灭是否与全加器
的逻辑功能相符。
试验现象：
将 basys3 板用 mini usb 线连上电脑，打开 basys3 上的
电源开关
拨动开关1，LED1亮；拨动开关2，LED灯1灭，灯2亮；
拨动开关3，LED灯1亮，LED灯2灭，LED灯3亮。
实验结论：
通过对比开关控制下灯的熄灭与否和真值表，得出结论，全加
器的输入与输出与实际相符，实验步骤无误
实验二：一位BCD码转余三码
试验内容：
1. 利用“与门”、“或门”、“非门”设计并实现 BCD 码转余三码的
电路。
实验目的：
1. 掌握组合逻辑电路的设计方法；
2. 熟悉 Vivado2014 集成开发环境和 Verilog 编程语言；
3. 掌握 BCD 码转余三码电路的设计与实现。
实验工具：
1. Basys3 FPGA 开发板，69 套。
2. Vivado2014 集成开发环境 Verilog 编程语言。
实验原理：
（1）
功能描述：将 10 个 BCD 码（0000——1001）转成余 3
码（0011——1100），BCD 的输入为 ABCD，输出为 WXYZ，
对应的真值表为：
（2） 布尔表达式
d=∑m
(10,11,12,13,14,15)
W=ABCD+ABCD+ABCD+ABCD+ABCD
X=ABCD+ABCD+ABCD+ABCD+ABCD
Y=ABCD+ABCD+ABCD+ABCD+ABCD
Z=ABCD+ABCD+ABCD+ABCD+ABCD
化简如下：
T=C+D X=BT+BT W=A+BT
Y=CD+T
Z=D
（3） 逻辑电路图
A W
（1） 门电路级别的 Verilog 代码如下：
（2）操作符级别的 Verilog 代码和约束文件
分别如下：
AND 1
O 1
O 2
W 1
B
C
D
NOT 1
AND 2
AND 3
X 1
NOT 2
X 2
O 3
X 3
X 4
X
AND 4
O 4
Y 1
Y
NOT 3
Z
T
实验现象：
成功完成BCD码转余三码，与预期现象相符
。
实验结论：
通过对实验现象的分析，得出代码与门电路图的结合很好的印证
了真值表。
