32位二进制译码器的设计
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数字逻辑课程设计
32位二进制译码器的设计
课程设计要求:采用基本逻辑单元完成32位译码器的设计,要求可以实现最快的运算。分析该设计所用的逻辑面积与延迟时间。
设计目的:加深对译码器的理解;运用数字逻辑设计中常用的设计理念;进一步分析设计的电路的最优化。
设计原理:译码器是多输入、多输出的逻辑电路,他将输入编码转换为输出编码。译码器电路的一般结构是输入的编码比输出的编码位数少,从输入到输出有一一映射的关系,常见的译码器有二进制译码器、BCD译码器、七段译码器等。现在我们设计一个32位的二进制译码器。
一个“nn2”的二进制译码器,这种译码器的输入为n位二进制编码,输出n2中的1码。例如最简单的2-4译码器的真值表见表一,从真值表中可以看出,输出Yn是输入X的最小项,对于没有使能输入端的电路而言:2*13,2*12,2*11,2*10XXYXXYXXYXXY,如果加上使能输入端,电路在使能有效地前提下,输出是输入的最小项,2-4译码器的逻辑电路图用组合逻辑实现,见图一;
输入 输出
X1 X2 Y0 Y1 Y2 Y3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1 数字逻辑课程设计
表一
图一
对于任何的二进制译码器,我们都可以用2-4译码器为基础,设计出来。
设计法案:现在要设计32位二进制译码器,也就是有32个输入端,322个输出端,每一个输出都是iimY,如果我们利用基本的逻辑器件,就像上面的2-4译码器的设计方式,将需要322个32输入的与门,这样设计的成本就很大,而且延迟时间也很大。那么我们就要采用新的方法,设计32位的译码器,运用“并行、共享”的设计理念,以2-4译码器为基础设计电路。
现在我们先采用“并行“设计,设计方案见图二,这个设计方案是运用到了并行设计,但是没有运用共享,如果是比较小的译码器用这个方法设计,是可行的,但是32位译码器是一个大的译码器,用这种设计设计不合理,延迟时间大,不理想,而且要用到的2-4译码器的个数还多;另外一种设计方案就是同时运用到“并行、共享”,设计方案见图三(图三只是一部分),那么我们要设计32位的译码器要用到16个2-4二进制译码器,然后我们要用到3216842224282个2输入的与非门,延迟时间是13141955。这个设计是大型译码器常用的设计方法
图二 数字逻辑课程设计
图三
译码器的设计过程中我们充分运用了“并行、共享”的设计理念,我们在以后的设计中还会经常用到这个理念。而且译码器的这个设计过程,充分体现了数字逻辑设计中,我们应该充分利用小的设计电路,这样会使我们设计的电路尽可能的优化。
参考文献:数字设计原理与实践
张鹰老师的课件