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![四位二进制加法器的设计[1]](https://img.taocdn.com/s1/m/713fdc13866fb84ae45c8d4b.png)
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。
再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。
关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。
串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。
它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。
T692型集成全加器就是这种四位串行加法器。
超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。
使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。
因为它的这个优点我们选取超前进位加法器。
超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。
2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。
译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。
译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。
1、要求：设计一个四位二进制计数器，将计数结果由数码管显示，显示结果为十进制数。
数码管选通为低电平有效，段码为高电平有效。
分析：VHDL描述包含五部分：计数器、将四位二进制数拆分成十进制数的个位和十位、二选一的数据选择器、七段译码、数码管选通控制信号en线定义为信号library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter3 isPort ( clk:in STD_LOGIC;clk1 : in STD_LOGIC;clr : in STD_LOGIC;en : in STD_LOGIC;co : out STD_LOGIC;scanout:out std_logic_vector(1 downto 0);ledout:out std_logic_vector(6 downto 0)); end counter3;architecture Behavioral of counter3 issignal cnt:std_logic_vector(3 downto 0);signal cnt1:std_logic_vector(3 downto 0);signal cnt2:std_logic_vector(3 downto 0);signal hex:std_logic_vector(3 downto 0);signal scan:std_logic_vector(1 downto 0);signal led:std_logic_vector(6 downto 0); begin--四位二进制计数器process(clk)beginif clk'event and clk='1' thenif clr='1' thencnt<=(others=>'0');co<='0';elsif en='1' thenif cnt="1111" thencnt<="0000";co<='1';elsecnt<=cnt+'1';co<='0';end if;end if;end if;end process;--将二进制数拆分成十进制数的个位和十位cnt1<=cnt when cnt<="1001" elsecnt-"1010";cnt2<="0000" when cnt<="1001" else"0001";--七段数码管选通控制信号产生process(clk1,clr)beginif clr='1' thenscan<="00";elsif clk1'event and clk1='1' thenif scan="00" or scan>="10" thenscan<="01";elsescan<=scan+'1';end if;end if;end process;scanout<=scan;--二选一数据选择器with scan selecthex<=cnt1 when "01",cnt2 when others;ledout<=not led;--七段译码with hex selectled<="1111001" when "0001","0100100" when "0010","0110000" when "0011","0011001" when "0100","0010010" when "0101","0000010" when "0110","1111000" when "0111","0000000" when "1000","0010000" when "1001","0001000" when "1010","0000011" when "1011","1000110" when "1100","0100001" when "1101","0000110" when "1110","0001110" when "1111","1000000" when others;end Behavioral;2、八位二进制计数器结果有两位七段数码管显示library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration ifinstantiating---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity counter8 isPort ( clk:in std_logic;clk1 : in STD_LOGIC;clr : in STD_LOGIC;en : in STD_LOGIC;co : out STD_LOGIC;scanout:out std_logic_vector(1 downto 0);ledout : out STD_LOGIC_VECTOR (6 downto 0));end counter8;architecture Behavioral of counter8 issignal cnt:std_logic_vector(7 downto 0);signal hex:std_logic_vector(3 downto 0);signal scan:std_logic_vector(1 downto 0);signal led:std_logic_vector(6 downto 0);beginprocess(clk)beginif clk'event and clk='1' thenif clr='1' thencnt<=(others=>'0');co<='0';elsif en='1' thenif cnt="11111111" thencnt<="00000000";co<='1';elsecnt<=cnt+'1';co<='0';end if;end if;end if;end process;process(clk1,clr)beginif clr='1' thenscan<="00";elsif clk1'event and clk1='1' thenif scan="00" or scan>="10" thenscan<="01";elsescan<=scan+'1';end if;end if;end process;scanout<=scan;with scan selecthex<=cnt(3 downto 0) when "01",cnt(7 downto 4) when others; ledout<=not led;with hex selectled<="1111001" when "0001","0100100" when "0010","0110000" when "0011","0011001" when "0100","0010010" when "0101","0000010" when "0110","1111000" when "0111","0000000" when "1000","0010000" when "1001","0001000" when "1010","0000011" when "1011","1000110" when "1100","0100001" when "1101","0000110" when "1110","0001110" when "1111","1000000" when others;end Behavioral;[文档可能无法思考全面，请浏览后下载，另外祝您生活愉快，工作顺利，万事如意!]。
长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。
组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。
前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。
关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计 一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。
《电工与电子技术基础》课程设计报告题目 4位二进制加法器学院（部）专业班级学生姓名学号5月日至 6月日共周目录技术要求·2摘要·2第一章系统概述1、总体设计思想·22、系统框图·33、工作原理·3第二章单元电路设计及分析1、加法器的选择·42、译码器Ⅰ的选择·83、译码器Ⅱ的选择·114、数码管的选择·13第三章系统综述及总体电路图1、系统综述·142、总体电路图·153、仿真结果·15第四章结束语收获与体会·16鸣谢·17附录1、元件材料清单·172、部分元器件引脚图·17参考文献··174位二进制加法器课题名称与技术要求课题名称：四位二进制加法器设计技术要求：1)四位二进制加数与被加数输入2)二位数码管显示摘要本设计通过八个数据开关将A4,A3,A2,A1和B4,B3,B2,B1信号作为加数和被加数输入四位二进制并行进位加法器相加，将输出信号S4,S3,S2,S1和向高位的进位C4通过译码器Ⅰ译码，再将输出的X4,X3,X2,X1和Y4,Y3,Y2,Y1各自分别通过一个 74248J译码器，最后分别通过数码管HVH实现二位显示。
本设计中译码器Ⅰ由三部分组成，包括一个2输入四与非门(74LS08D)、一个4位二进制全加器(74LS283N)和一个3输入或门(4075BD_5V)。
信号S4,S3,S2,S1和向高位的进位C4输入译码器Ⅰ，将得到的两组4位BCD码输出，将这两组4位BCD码分别输入BCD－7段译码／升压输出驱动器(74248J),使电路的后续部分得以执行。
第一章系统概述1、总体设计思想设计思路：两个4位二进制数的输入可用八个数据开关实现，这两个二进制数经全加器求和后最多可以是5位二进制数。
而本题要求用两位数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和个位。
贵州大学实验报告
学院：计算机科学与信息学院专业：信息安全班级：
c=1;
end
else begin //如果data_r的值不等于0000则执行以下步骤
data_r<=data_r-1; //将data_r-1的值赋给data_r
c=0;
end
end
end
end
endmodule //模块定义结束
实
验
数
据
从实验结果图可以看出当up_down=1时执行加法计数器，每当clk输入一个上升信号时计数器的值DOUT 增加1。
当up_down=0时执行减法计数器，每当clk输入一个上升信号时计数器的值DOUT减少1。
当load=1是计数器载入预留值即DOUT=DIN。
当clr输入为1是计数器执行清零操作。
注：各学院可根据教学需要对以上栏木进行增减。
表格内容可根据内容扩充。
组合逻辑电路的课程设计之4位二进制全加\全减器（改进版——加法器与减法器的复合器）自动化工程学院摘要：加法器是产生数的和的装置。
加数和被加数为输入，和数与进位为输出的装置为半加器。
若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。
常用作计算机算算术逻辑部件，执行逻辑操作、移位与指指令调用。
在电子学中，加法器是一种数位电路，其可进行数字的加法计算。
在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。
加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
简介：对于简单的四位二进制全加器，本文只做简要介绍，因为对于单一的加法器，显然是不够实用的，本文将着重就一种加法器与减法器的组合，即设计电路一个电路实现2个4位符号数（原码表示）的加减运算。
另有一个控制信号select 选择加法运算或减法运算。
若有溢出则产生溢出指示信号。
这种加法器与减法器的复合器将在实际操作中表现的更加的适用。
关键字：四位二进制全加器，四位二进制全减器，原理图Verilog HDL仿真电路的设计：常见的四位二进制全加器，通过两片74 283可以实现全加器的功能，即如下图所示：单一加法器的真值表如图所示：A3 A2 A1 A0 B3 B2 B1 B0 CIN S3 S2 S1 S0 COUT而详细的电路图为：加法器与减法器的复合器：接下来，我将对于这种加法器与减法器的复合器做详细介绍。
对于这种复合器，通过两个片子来实现。
而详细的电路如图所示：通过select作为选择端口，控制select的电平即可对加减复合器的加减功能进行选择，本电路中当当select接高电平是，选择的是加法器，当select接低电平时选择的是减法器，通过改变select的电平，可以轻松实现加法器和减法器的转换。
在用select选择了加法或是减法功能后，在输入端A3A2A1A0与B3B2B1B0分别为两个运算数的二进制代码，以高低电平来代表1或0，实现了目标数的输入。
4位同步二进制加法计数器一．实验目的1.通过此实验逐步了解、熟悉和掌握FPGA开发软件Quartus Ⅱ的使用的法及VerilogHDL的编程方法。
2、学习用VerilogHDL语言以不同方式来描述1位全加器及电路的设计仿真和硬件测试。
二．实验设备操作系统：Windows 2000EDA软件： Quartus II6.0三．设计原理1.4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。
在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加12.VHDL源程序library ieee;use ieee.std_logic_1164.all;entity cnt4e isport(clk,clr:in std_logic;cout:out std_logic;q:buffer integer range 0 to 15);end cnt4e;architecture one of cnt4e isbeginprocess(clk,clr)beginif clk'event and clk='1'thenif clr='1'thenif q=15 then q<=0;cout<='0';elsif q=14 then q<=q+1;cout<='1';else q<=q+1;end if;else q<=0;cout<='0';end if;end if;end process;end one;四．实验步骤：1.在Quartus II6.0中执行“file”->“new”命令，打开编辑文件类型对话框，选择"VHDL File",在文本框里输入源程序，并将文件cnt4e.vhd保存在创建的目录下。
成绩评定表课程设计任务书目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、ISE实现过程 (2)1.1建立工程 (2)1.2调试程序 (2)1.3波形仿真 (5)1.4引脚锁定与下载 (8)1.5仿真结果分析 (10)2、MULTISIM实现过程 (10)2.1求驱动方程 (10)2.2画逻辑电路图 (14)2.3逻辑分析仪的仿真 (15)2.4结果分析 (15)四、总结 (16)五、参考书目 (17)一、课程设计目的1了解同步减法计数器工作原理和逻辑功能。
2掌握计数器电路的分析、设计方法及应用。
3.学会正确使用JK 触发器。
二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：去除约束项后如下：0110100111001101111011110101010000110010000100000/0/0/0/0/0/0/0/0/0/−−←−−←−−←−−←−−←−→−−→−−→−−→−−→−B:状态转换图四位二进制同步加法计数器CP输入加法计数脉冲C输出进位信号A ：结构示意框图三、实现过程1. ISE实现过程1.1建立工程。
File——〉New Project；输入Project Name；即工程名;Project Location，即工程保存的位置；然后next——>……——>next直至finish。
图1.1图1.21.2调试程序。
右击xc95*x1-**，选New Source，再选VHDL Module后，填加文件名——〉next一直到finish。
图1.3图1.4写入程序，保存程序图1.5具体程序如下：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isport(CP,r:in std_logic;q:out std_logic_vector(3 downto 0));end count10;architecture behavioral of count10 issignal count:std_logic_vector(3 downto 0);beginprocess(cp,r)beginif r='0' then count<="0000";elsif cp'event and cp='1' thenif count="0110" thencount<="1001";else count<=count+1;if count="1111" thencount<="0000";elsif count="1001" thencount<="1100";end if;end if;end if;end process;q<=count;end behavioral ;双击Implement Design（或右键Run），运行程序，调试成功显示如下：图1.61.3波形仿真。
回到wei.vhd界面，右键点击wei – Behavioral，选New Source——〉Test Bench WaveForm——〉输入File Name,next ——next〉——〉finish。
图1.7 图1.8图1.9左侧Sources for 栏内选择Behavioral Simulation，选择.tbw文件，打开Processes 下的Xilinx ISE Simulator如图图1.10点击Simulate Behavioral Model（或右键RUN）运行仿真波形，如下：图1.111.4引脚锁定与下载左上侧Source for选项中选择Synthesis/Implementation，左下侧Processes ——〉User Constraints——〉Assign Package Pins分配引脚：Cp-p11,r-p43,q3-p50,q2-p52,q1-p51,q0-p55。
点击保存，OK。
图1.12回到ISE环境：Processes——〉Implement Design——〉Optional Implementation Tools——〉双击Lock Pins锁定引脚：图1.13Processes——〉Implement Design——〉双击Generate Programming File——〉Configure Device（iMPACT），默认JTAG，finishi，we.jed ——〉Open图1.14右键点绿——〉Progaram——〉OK，结束下载。
图1.15图1.16（五）仿真结果分析由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制加法计数的功能。
其中由于缺了0111 1000 1010 1011四个状态，即缺了十进制数中的7 8 10 11四个数，在波形仿真中，在这几个状态处发生跳变，即由0110跳到1001，再由1001直接跳回到1100，即完成一个周期的计数，不断循环往复。
2. Multism实现过程2.1求驱动方程相关结构示意框图和状态转换图见上（二）所示步骤。
选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如图2.1所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如图 2.2所示各触发器的卡诺图。
QQ n n 01.QQ n n2300 01 11 10 00 0001 0010 0100 0011 01 0101 0110 XXXX 1001 11 1101 1110 0000 1111 10XXXX1100XXXXXXXX图2.1次态13+n Q 12+n Q 10+n Q 的卡诺图 将上述卡诺图对应拆成四个卡诺图，分别求出13+n Q 、12+n Q 、11+n Q 、10+n Q 表达式如下所示：(a) 13+n Q 的卡诺图(b) 12+n Q 的卡诺图（c ）11+n Q 的卡诺图（d ）10+n Q 的卡诺图图2.2 各触发器的卡诺图（1）根据卡诺图进行相应化简即得到输出方程和状态方程，如下：QQ QQQQQQQ Q Q QQQ Q QQQ Q Q QQQ Q Q Q QQ Q QQ QQQQ Q C n n n n n n n n nn n n n n nn n nn nn n n n n n n n n n nn n n n n 010132123112312330131231312130121)()()()()(+=+++=++++=++==++++（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：1)(0233212301031201331332013123===+====+===K J Q Q Q Q Q Q K QQ Q J QQ QK QQ Q QQQ Q Q J QQ K Q Q J n n n nn nn nnn n nn n n n n n n n n nnn2、2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图2.3所示的逻辑电路图。
图2.3 逻辑电路图2.3逻辑分析仪的仿真图2.4逻辑分析仪的仿真将无效状态0111 1000 1010 1011分别代入输出方程与状态方程进行计算，结果如下：01001011111110101101100001110/0/0/1/−→−−→−−→−−→−可见在CP 状态下都能回到有效状态，电路能够自启动。
2.4结果分析Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。
根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。
本设计中，选用四个时钟脉冲下降沿触发的JK 触发器来实现四位二进制加法计数器。
逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
由于其中缺了0111 1000 1010 1011四种状态，所以在计数过程中会发生跳变，即先从0110跳到1001，再由1001直接跳回到1100，周而复始。
逻辑分析仪类似于ISE环境下的波形仿真，是对计数器的另一种直观的描述。
其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
四、总结在经过短暂的几天的数电课设中，我收获颇多。
从中了解到了对于该门课程自己学习中的不足之处，并且在几天的实践当中弥补了不少缺陷。
总的来说，课设的时间非常的充足，难度也很适中，可以说只要有细心和耐心一系列的问题都是可以克服的。
在进行数字电路设计过程当中，尤其在使用Multism进行逻辑电路的连接与分析时，分析解决问题的能力就更为重要。
要在复杂的电子器件和密密麻麻的连线中找出头绪来，有时候并不是一件容易的事情。
但是往往这样的问题就出在计算上，尤其是在化简卡诺图时，务必小心谨慎，一个字符写错或者漏掉一些信息，相应得出的驱动方程就会有天壤之别，自然逻辑电路就不能实现最初的设计功能。
而且必要的时候，画出时序图来帮自己解决问题，往往会起不错的效果。
我们需要做到的就是不断发现问题、分析问题从而解决问题。
例如这次在设计过程中，我的题目是缺少0111 1000 1010 1011在Multism中连接完成后点开逻辑分析仪，发现原本1001应该跳到1100，结果1001跳到了1110，分析得出第三路原本0没有跳变，而实际结果却发生了跳变，所以问题应该发生在第三路上。
经过多次的计算，确认计算结果无误后，检查接线图从而发现了问题，修正后完成了设计要求。
在解决问题的过程中，经过对问题的分析思考，锻炼了我独立思考解决问题的能力。
可以说这次课设对个人有相当积极的意义。
在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。
