课程设计-四位二进制加法计数器

燕山大学EDA课程设计报告书题目：算术运算逻辑单元ALU 姓名：班级：学号：成绩：一、设计题目及要求题目名称：算术运算单元ALU要求：1．进行两个四位二进制数的运算；2．算术运算：A+B, A-B, A×B；3．逻辑运算：A and B, A or B, A not, A xor B；4. 用数码管显示算术运算结果，以LED指示灯显示逻辑运算结果。

二、设计过程及内容（包括○1总体设计的文字描述，即由哪几个部分构成的，各个部分的功能及如何实现方法；○2主要模块比较详尽的文字描述，并配以必要的图片加以说明，但图片数量无需太多）1.整体设计思路(1）根据设计要求将题目划分为五个模块。

包括两个逻辑运算模块，两个算术运算模块，和一个控制模块。

其中逻辑运算模块为A and B和A or B，A not和A xor B；算术模块为A±B，A×B。

（2）因为需要进行四位二进制数的运算，因此用A4,A3,A2,A1表示四位二进制数A，用B4,B3,B,B1表示四位二进制数B，用C4,C3,C2,C1表示四位二进制数C。

其中A，B为输入，C为输出。

2．分模块设计（1）A+B和A-B模块A+B可以直接通过74283 两个四位二进制数加法器实现。

A-B可以看作A+（-B），即A加B的补码来实现。

同时再设计一个转换控制端M。

M=0时实现A+B，M=1时实现A-B。

最后再设计一个总的控制端K1，K1=1时模块正常工作，K1=0时不工作。

做加法时，C0为进位输出，C0输出1表示有进位，做减法时，C0为借位输出，C0输出1表示有借位。

通过74283五位输出，进入译码器将五位变成八位输出，在通过数码管显示。

实现A+B,例：0111＋0111＝1110（7＋7＝14）则数码管应显示14。

实现A-B 例：1100－0110＝0110（12－6＝6）则数码管显示06。

A+B，A-B总原理图如下：A+B，A-B分原理图如下：译码器原理图如下：扫描电路原理图如下：A+B仿真图：A-B仿真图：（2）AXB模块AXB模块采用乘数累加被乘数的次的原理来实现乘法功能。

湖南人文科技学院课程设计报告课程名称：电子技术基础课程设计设计题目：24进制数字电子钟时计器、译码显示电路系别：专业：班级：学生姓名:学号：起止日期: 2009/06/01————2009/06/18 指导教师:教研室主任：摘要24进制数字钟是一种用数字电路技术实现时计时的装置，与机械式时钟相比具有更高的准确性和直观性。

此次设计与制作24进制电子数字钟时计数、译码、显示电路需要了解组合逻辑电路和时序逻辑电路；了解集成电路的引脚安排；了解各种时计数、译码芯片的逻辑功能及使用方法；了解数字钟的原理。

本次设计是基于24进制电子数字钟的原理，实现具有24进制清零功能的电子钟，它主要由脉冲、10进制加法器74LS160、译码器74LS48、共阴极LED数码管等四个模块构成。

脉冲本利用555设计一个多谐振荡器，但由于制板受单面板限制，故撤销了555设计的多谐振荡器，而直接由实验室提供脉冲。

各功能模块在QuartusⅡ软件中先由VHDL语言描述出，然后将其打包成可调用的元件，再利用原理图输入法将各模块按功能连接起来就得到顶层文件的原理图。

这时，再进行时序仿真、引脚锁定和嵌入逻辑分析仪之后，就编译下载至硬件中，选择正确的模式和各种设置后即可实现这次设计所要求的功能。

关键词：加法器;译码器;显示数码管目录设计要求 (1)前言 (1)1.方案论证与对比 (2)1.1方案一 (2)1.2方案二 (2)1.3两种方案的对比 (3)2、各功能模块设计 (3)2.1计数器电路 (3)2.2译码驱动电路 (5)2.3共阴极七段数码管显示器 (6)3、调试与操作说明 (8)3.1电路仿真效果图 (8)3.2P ROTEL电路印刷板原理图及印刷板制版电路图 (9)3.3实际电路系统的制作及测试 (10)3.4电路板的测试情况、参数分析与实际效果 (10)4、心得与体会 (11)5、元器件及仪器设备明细..............................6、参考文献..........................................7、致谢..............................................24进制电子数字钟时计数、译码器、显示电路设计要求时间以24秒为一个周期，具有自动清零功能。

/广西大学实验报告纸姓名：曾宪金0802100513 电气工程学院电气自动化类专业085 班2009年12月18日实验内容________________________________ 指_ 导老师宋春宁【实验名称】设计一个异步四位二进制可逆计数器【实验目的】学习用集成触发器构成计数器的方法。

【设计任务】用D 触发器（74LS74 ）设计一个异步四位二进制可逆计数器。

要求使用的集成电路芯片种类不超过3 种。

（提供器件：74LS74、CC4030）【实验用仪器、仪表】数字电路实验箱、万用表、74LS74、CC4030等。

【设计过程】用四个D 触发器串接起来可以构成四位二进制加法计数器（每个D 触发器连接为T'触发器）。

计数器的每级按逢二进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16 为一个计数值环。

其累计的脉冲数等于2n（n 为计数的位数）。

减法计数器的计数原理与加法计数器的计数原理相反。

1. 根据题意列出状态表，如表1。

令A=0 时，计数器为加法计数器；A=1 时，计数器为减法计数器12. 根据状态表画卡诺图确定各触发器的时钟信号方程：由卡诺图化简可得各触发器的时钟信号方程为：CP3 AQ2n AQ2n A Q2nCP2 AQ1n AQ1n A Q1nCP1 AQ0n AQ0n A Q0nCP0 为输入脉冲信号。

各触发器的输出信号为：各触发器的激励方程为：CP3 Q2n A0101110CP1 Q0n01A001110Q2n 1D2 Q2nQ3、Q2、Q1、Q0Q1n 1D1 Q1n各触发器的状态方程为：Q 3n 1D 3CP 3 Q 3nCP 3 Q 3nCP 3 Q 3nCP 3Q 2n 1D 2CP 2 Q 2nCP 2 Q 2nCP 2 Q 2nCP 2Q 1n 1D 1CP 1 Q 1nCP 1 Q 1nCP 1 Q 1nCP 1Q 0n 1D 0CP 0 Q 0nCP 0 Q 0nCP 0 Q 0nCP 0作状态转换图：Q 3Q 2Q 1Q0000 01 0001 01 0010 10 001111 1110作逻辑电路图：Q3Q Q10 111111 01 1 01010 10 1001 0 10000 0101010111101 1 0 011 011100 0 10110 1 0111运用EWB5.0仿真平台仿真电路：该电路已在EWB5.0平台仿真通过。

成绩评定表课程设计任务书摘要集成芯片的出现以其超高度集成化，开始翻天覆地改变我们的生活。

而传统的电路设计方法却越来越无法适应这极其复杂的电路设计要求。

因此，出现了EDA技术，解决了此问题。

而作为EDA的设计入口语言，VHDL是使用最普遍的一种硬件描述语。

本文就是利用在Quartus环境中用VHDL语言实现四位二进制数减计数（缺1010 1011 1100 1101 1110）。

此外，本文还利用Multisim作为另一种方法实现四位二进制数减计数（缺10101011 1100 1101 1110）及仿真。

关键词：集成；EDA；VHDL目录1课程设计目的 (2)2课设题目实现框图 (3)3实现过程 (4)3．1VHDL实现过程 (4)3.1.1建立工程 (4)3.1.2VHDL源程序 (6)3.1.3编译及仿真过程 (8)3.1.4引脚锁定及下载 (9)3.1.5仿真结果分析 (10)3.2电路设计 (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (13)3.2.3逻辑分析仪显示的波形及仿真结果分析 (14)4设计体会 (15)5参考文献 (16)1课程设计目的1、熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点。

2、在QuartusⅡ环境中用VHDL语言实现（各人题目），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。

在Multisim环境中仿真实现四位二进制数减计数（缺1010 1011 1100 1101 1110），并通过虚拟仪器验证其正确性。

2课设题目实现框图图2.1所示是按照四位二进制减法计数规律画出的状态图。

0101010000110010000100000/0/0/0/0/−−−−←−−−−←−−−−←−−−−←−−−−←↓1/↑0/0110011110001011110011110/0/0/0/0/−−−→−−−−→−−−−→−−−−→−−−−→− /C排列：Q 3n Q 2n Q 1n Q 0n 图2.1四位二进制减法计数规律画出的状态图其中，按照题目要求，在状态过程中不出现1001、1010、1101、1110。

武汉轻工大学数学与计算机学院《计算机组成原理》实验报告题目：4位二进制计数器实验专业：软件工程班级：130X班学号：XXX姓名：XX指导老师：郭峰林2015年11月3日【实验环境】1. Win 72. QuartusII9.1计算机组成原理教学实验系统一台。

【实验目的】1、熟悉VHDL 语言的编写。

2、验证计数器的计数功能。

【实验要求】本实验要求设计一个4位二进制计数器。

要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。

（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。

计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。

计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。

同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。

第6章时序逻辑电路135 6.4 计数器6.4.1 计数器概述计数器是数字系统中最常用的时序电路之一。

它的基本功能是对时钟脉冲进行计数，以此为基础，能用于定时、分频等。

在与其他逻辑功能电路组合后，还可以产生脉冲序列、节拍脉冲，并具有数值运算等复杂功能。

计数器的种类繁多，分类方法也多种多样，主要有以下几种。

（1）按触发器触发时间分类触发器是构成计数器的基本单元，一个计数器至少应包含两个以上的触发器。

按照触发器的触发时间可将计数器分为同步方式和异步方式两种。

对于同步计数器，所有触发器的时钟端并联到一起，因此它们同时触发翻转；对于异步计数器，触发器的时钟端信号来源不同，因此它们的触发不是同时发生的，而是有先后之分。

（2）按计数值的增减方式分类计数器的基本逻辑功能是对输入的时钟脉冲个数进行计数。

按计数时的数字增减方式可以分为加法计数器、减法计数器和可逆计数器（或称加/减计数器）。

加法计数器对输入脉冲数量进行递增计数，而减法计数器则进行递减计数，既能递增计数又能递减计数的称为可逆计数器。

可逆计数器通常设置有控制方式信号端，以进行加/减工作方式的选择。

（3）按计数值的编码方式分类计数器的用途不同，其采用的编码方式也不尽相同。

最常用的是二进制编码方式，其他的如采用BCD编码的二－十进制计数器等。

（4）按计数器容量分类计数器按计数容量可分为三大类：（n位）二进制计数器、十进制计数器和N进制计数器。

计数器的最大计数容量取决于包含的触发器个数。

如果一个计数器包含n个触发器，则理论上最大计数容量为2n，按2n容量工作的计数器统称为（n位）二进制计数器。

例如，最大计数容量为16时，称为4位二进制计数器，也可简称为十六进制计数器。

实际上，通过修改某种计数器的内部或外部电路，可以让计数器不按照最大计数容量工作。

最具代表性且最常用的就是十进制计数器，其内部也要包含4个触发器。

除了二进制和十进制以外，其他统称N进制计数器，它可在前两种计数器的基础上实现。

贵州大学实验报告学院：专业：班级设计原理框图从原理图中可见，需要有1bit装载位（load）、1bit清零位（clr）、方向控制位up_down和4bit数据选择位DIN[3..0]。

装载位我们采用SW0，清零位采用SW1，方向控制位为SW2。

SW3-SW6作为数据输入端，LED1-LED4显示数据的输出，LED5为溢出标志位。

实验内容编写一个带预置输入，清零输入，可加可减计数器的verilog代码或VHDL代码并仿真，编译下载验证module counter4(load,clr,c,DOUT,clk,up_down,DIN);//定义模块input load;//定义输入信号input clk;//wire load;//定义线网型input clr;//wire clr;//input up_down;//wire up_down;//input [3:0]DIN;//定义4位二进制输入信号wire [3:0]DIN;// 定义4位二进制线网型信号output c;//定义输出信号reg c;//定义寄存器类型信号output [3:0]DOUT;//wire [3:0]DOUT;reg [3:0]data_r;assign DOUT=data_r;always@(posedge clk or posedge clr or posedge load)//检测clk，clr，load的上升沿beginif(clr)//当clr=1的时候进行下面的运行程序data_r<=0;//将data_r置零else if(load) //当load=1的时候进行下面的运行程序data_r<=DIN;//将DIN的值赋给data_relse begin if(up_down)//load=0的时候进行下面的操作beginif(data_r==4'b1111)begin///当data_r==4'b1111的时候进行下面的运行程序data_r<=4'b0000;c=1;endelse begin//当data_r不等于4'b1111的时候进行下面的运行程序data_r<=data_r+1;//进行加法计数c=0;endendelsebeginif(data_r==4'b0000)begin//当data_r==4'b0000的时候进行下面的运行程序data_r<=4'b1111;c=1;endelse begin//当data_r不等于4'b1111的时候进行下面的运行程序data_r<=data_r-1;//进行减法计数c=0;endendendendendmodule//结束模块实验数据如图为波形仿真结果，当clr为1的时候，输出结果为0000；当clr为0，load为1时，输出结果为输入数据DIN的值，当up_down为1时，加法进位，进行加1运算，当data_r达到1111时，data_r变为0000，级零信号c为1；当up_down为0时，减法进位，进行减1运算，当data_r达到0000时，data_r变为1111，级零信号c为0。

电子线路课程设计（报告）题目四位环形计数器系别物理与电子工程学院专业电子科学与技术班级08xxx 学号050x324学生姓名xx指导教师xx日期2010年7xx—2010年xxxxxxxxxx16日目录目录 (2)第一章题目要求与目的 (3)1.1课题及技术指标 (3)1.1.1课题名称 (3)1.1.2技术指标 (3)1.1.3课程设计元器件及所用设备 (3)1.2课程设计目的 (3)第二章电子线路设计与实现 (4)2.1课题分析 (4)2.1.1触发器 (4)2.2 设计电路图 (5)2.2.1 列出真值表 (5)2.2.2 确定激励方程组 (6)2.2.3画出逻辑图 (8)2.2.4自启动能力的检查 (9)2.3 出现的问题以及解决的方案 (10)第三章实践总结 (11)参考文献 (12)第一章题目要求与目的1.1课题及技术指标1.1.1课题名称4位循环二进制计数器1.1.2技术指标设计一个能够自启动的4位环形计数器，有效循环为：0010.、1010、1011、1001-0010。

1.1.3课程设计元器件及所用设备1、D触发器（74LS74N芯片）4片2、电阻器：若干3、发光二极管：LED 4只4、其它：其他门电路，电源若干1.2课程设计目的1、学会用multisim软件设计模拟电路。

2、了解计数器的基本工作原理。

3、掌握用触发器设计计数器的设计方法。

4、掌握设计数字电路的步骤和方法。

5.、学会自启动能力的调试以及修改方法。

第二章电子线路设计与实现2.1课题分析2.1.1触发器负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。

如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。

而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。

这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。

边沿D触发器也称为维持-阻塞边沿D触发器。

电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。

再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。

关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。

串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。

它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。

T692型集成全加器就是这种四位串行加法器。

超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。

使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。

因为它的这个优点我们选取超前进位加法器。

超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。

2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。

译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。

译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。

数电课程设计报告题目简易数字式电容测试仪简易数字电容C测量仪前言电子制作中需要用到各种各样的电容器，它们在电路中分别起着不同的作用。

和电阻器相似，通常简称其为电容，用字母C表示。

顾名思义，电容器就是“储存电荷的容器”。

尽管电容器品种繁多，但它们的基本结构和原理是相同的。

两片相距很近的金属中间被某物质（固体、气体或液体）所隔开，就构成了电容器。

两片金属称为的极板，中间的物质叫做介质。

电容器也分为容量固定的和容量可变的。

但常见的是固定容量的电容，最多见的是电解电容和瓷片电容。

不同的电容器储存电荷的能力也不相同。

规定把电容器外加1伏特直流电压时所储存的电荷量称为该电容器的电容量。

电容的基本单位为法拉（F）。

但实际上，法拉是一个很不常用的单位，因为电容器的容量往往比1法拉小得多，常用微法（μF）、纳法（nF）、皮法（pF）（皮法又称微微法）等，它们的关系是：1法拉（F）= 1000000微法（μF）1微法（μF）= 1000纳法（nF）= 1000000皮法（pF）。

电容器在电子线路中得到广泛的使用，它的容量大小对电路的性能有重要的影响，本课题就是用数字显示方式对电容进行测量。

本设计报告共分三章。

第一章介绍系统设计；第二章介绍主要电路及其分析；第三章为总结部分。

摘要：由于单稳态触发器的输出脉宽t W和电容C成正比，把电容C转换成宽度为t W的矩形脉冲，然后将其作为闸门信号控制计数器计标准频率脉冲的个数，并送锁存--译码--显示系统就可以得到电容量的数据。

关键词：闸门信号标准频率脉冲目录第一章系统设计 (2)一、设计目的 (2)二、设计内容要求 (2)三、设计技术指标 (2)四、方案比较 (2)五、方案论证 (3)1、总体思路 (3)2、设计方案 (3)第二章主要电路设计和说明 (4)一、芯片简介 (4)1、555定时器 (4)2、单稳态触发器74121 (4)3、4位二进制加法计数器47161 (5)4、4位集成寄存器74 LSl75芯片 (6)5、七段译码器74LS47-BCD 芯片 (7)二、总电路图及分析 (7)1、总图 (7)2、参数选择及仪表调试 (9)3、产品使用说明 (9)4、以测待测电容Cx 的电容量为例说明电路工作过程及测容原理 (9)三、各单元电路的设计和分析 (9)1、基准脉冲发生器 (9)2、启动脉冲发生器 (10)3、Cx 转化为Tw 宽度的矩形脉冲 (10)4、计数器 (10)5、寄存—译码—显示系统 (10)第三章 总结 .............................................................................................. 11 参考文献 .................................................................................................... 11 附 录 .. (11)附录1 元器件清单 ................................................................................ 11 附录2 用集成元件代分立元件电路 ........................................................... 12 评 语 (13)第一章 系统设计一、设计目的1 掌握电容数字测量仪的设计、组装和调试方法。

4位全加器实验报告篇一：四位全加器实验报告实验一：四位全加器实验报告实验日期：学生姓名：陆小辉（学号：25）指导老师：黄秋萍加法器是数字系统中的基本逻辑器件，是构成算数运算电路的基本单元。

1位加法器有全加器和半加器两种。

多位加法器构成方式有并行进位方式和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度较快；串行进位加法器是将全加器级联构成多位加法器。

并行进位加法器通常比串行进位加法器占用更多的资源，随着位数的增多，相同位数的并行进位加法器比串行进位加法器的资源占用差距快速增大。

因此，在工程中使用加法器时，要在速度与容量之间寻求平衡。

一、设计要求：设计四位全加器，完成相应的功能。

可采用并行进位方式和串行进位方式，可采用三种常用建模方式中的任意一种。

三、测试代码如(转载自：小草范文网:4位全加器实验报告)下： module text_fulladd4; 二、设计代码如下：（此处采用数据流建模）wire [3:0]sum; module fulladd4(sum,cout,a,b,cin); wire cout; output [3:0]sum; reg [3:0]a,b; output cout; reg cin; input [3:0]a,b; fulladd4 f1(sum,cout,a,b,cin);input cin; initial assign {cout,sum}=a+b+cin; begin endmodule a=4'b0; b=4'b0; cin=1'b0; #210 $stop; end always #10 a=a+1; always #5 b=b+1; always #100 cin=cin+1;endmodule 四、仿真波形如下：续图篇二：4位全加器实验报告数电第一次实验通信1402 程杰 UXX13468【实验目的】采用ISE集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四进制全加器。

四位二进制乘法器的设计与实现物理系光信息科学与技术专业1011202班 11011202181. 实验目的设计一个乘法器，实现两个四位二进制数的乘法。

两个二进制数分别是被乘数3210A A A A 和乘数3210B B B B 。

被乘数和乘数这两个二进制数分别由高低电平给出。

乘法运算的结果即乘积由两个数码管显示。

其中显示低位的数码管是十进制的；显示高位的数码管是二进制的，每位高位片的示数都要乘以16再与低位片相加。

所得的和即是被乘数和乘数的乘积。

做到保持乘积、输出乘积，即认为目的实现，结束运算。

2.总体设计方案或技术路线总体思路：将乘法运算分解为加法运算。

被乘数循环相加，循环的次数是乘数。

加法运算利用双四位二进制加法器74LS283实现，循环次数的控制利用计数器74LS161、数码74LS85比较器实现。

运算结果的显示有数码管完成，显示数字的高位（进位信号）由计数器74LS161控制。

技术路线：以54 为例。

被乘数3210A A A A 是5，输入0101；乘数3210B B B B 是4，输入0100.将3210A A A A 输入到加法器的A 端，与B 端的二进制数相加，输出的和被送入74LS161的置数端（把这个计数器成为“置数器”）。

当时钟来临，另一个74LS161（被称之为“计数器”）计1，“置数器”置数，返回到加法器的B 端，再与被乘数3210A A A A 相加……当循环相加到第四个时钟的时候，“计数器”计4，这个4在数码比较器74LS85上与乘数3210B B B B 比较，结果是相等，A=B 端输出1，经过反相器后变为0返回到被乘数输入电路，截断与门。

至此，被乘数变为0000，即便是再循环相加，和也不变。

这个和，是多次循环相加的和，就是乘积。

高位显示电路较为独立，当加法器产生了进位信号，CA 端输出了一个高电平脉冲，经过非门变为下降脉冲驱动74LS161计一次数，这个数可以通过数码管显示出来。

实验五四位二进制加法计数器VHDL设计一、实验目的：进一步掌握引脚锁定、硬件下载及芯片测试方法。

掌握开发板的使用。

二、实验仪器：PC机，FPGA开发板，万用表，接线若干。

三、实验内容：1、设计内容如下两张图所示：2、注意开关如处在常态，输出值为‘1’；按下开关的输出值为‘0’。

完成上面的设计，并下载观察实验现象。

开关有抖动吗？3、将20MHz 的输入频率，分频后作为计数器的时钟。

设计电路，并下载观察实验现象。

4、管脚锁定及下载的方法如5～9。

5、选定器件。

点击QuartusII菜单Assignments下的“Device”，出现选择器件系列及器件型号选择窗口。

按照实验中所给的器件型号选择器件系列及器件型号。

（请按照开发板上实际的芯片选择芯片系列，以及芯片型号）选好器件后，重新全程编译。

6、查找管脚号。

观察开发板和外围电路。

确认电路的连接方法。

观察CLK 的管脚号，并记录。

确定数码管所接的端口，记录管脚号。

7、锁定管脚。

选择菜单Assignments下的Pins出现下图。

在Location下选择对应管脚的管脚号。

将CLK锁定在开发板规定的管脚号上。

将输出端锁定在所选定的管脚号上。

所有的引脚锁定后，再次全程编译。

8、在菜单菜单Tools下选择programmer打开编程窗口，观察箭头所指的信息。

如果显示“No Hardware”，点击左边的“Hardware Setup”，双击USB-Blaster。

如下图所示。

点击“Close”，关闭上面的窗口。

此时QUARTUSII的窗口应该为：选中Program/Configure下方的框（出现勾）。

点击左边的“Start”，开始下载。

当显示100%时，下载成功。

9、硬件测试。

观察实验现象。

适当进行操作，实验现象又是什么？四、实验报告要求：1.写出你实验时的芯片系列及芯片型号2.实验箱连接在PC机的什么口上？3.简要说明实验过程中遇到的问题，及解决方法。

《四位异步二进制加法计数器》实验报告实验人姓名：杨令专业班级：电子１２０４班内序号：５美国德州仪器半导体技术上海（有限）公司西安电子科技大学MSP430单片机联合实验室实验日期：２０１２年１０月２５日实验报告提交日期：２０１２年１１月１日一、实验目的1．加深理解四位异步二进制加法计数器的工作原理及电路组成。

2．学会正确使用T触发器。

二、实验内容１、计数器简介计数器是最常用的时序电路之一，可用来计数、分频、定时、产生节拍脉冲以及其他时序信号。

但计数器分类有很多，有同步计数器和异步计数器、加计数器、减计数器和可逆计数器、二进制计数器、BCD码计数器、循环码计数器。

本次设计的是四位异步二进制加法计数器。

２、实验接线图、测试步骤及结果（１）四位异步二进制计数器逻辑图如上，它由4个T触发器组成。

计数脉冲CP加至时钟脉冲输入端，每输入一个计数脉冲，U1将翻转一次。

U2、U3和U4都以前级触发器的/Q端输出作为触发信号，当Q0端由1变成0时，即/Q0由0变成1时,U1翻转,其余类推。

/R 端是用来清零端,只能全部置0,/S端是用来置1端,只能全部置1。

（２）四位二进制异步加法计数器的实现：首先是将每个T触发器的/Q端与D端相连，构成T触发器，然后按照先前的构思连接电路，加法计数器的计数脉冲输入端为CP，全部清0端为/R，全部置1端为/S，输出端由低位到高为分别为Q0、Q1、Q2、Q3。

三、思考与总结1、功能特点：利用触发器的翻转功能，异步二进制计数器可以实现加法或减法计数，记录结果用若干位十进制数表示，N位计数器可实现0到（2N－1）个CP脉冲的计数。

2、结构特点：高位触发器的时钟脉冲CP由低位触发器的输出Q或Q提供。

3、工作原理：异步二进制加法计数器的工作特点是：高位触发器在低一位触发器的输出信号Q出现下降沿的时候翻转；异步二进制减法计数器的工作特点是：高位触发器在低一位触发器的输出信号Q 出现下降沿的时候翻转。

4位计数器课程设计一、课程目标知识目标：1. 学生能理解4位计数器的基本原理和组成结构。

2. 学生掌握4位计数器的计数规律，能够进行四位数的认识与读写。

3. 学生能够运用4位计数器进行简单的数学运算，如加法和减法。

技能目标：1. 学生通过操作4位计数器，培养动手实践能力与问题解决能力。

2. 学生能够将4位计数器的知识应用于实际情境，解决相关问题。

3. 学生通过小组合作，提高沟通协调能力，培养团队精神。

情感态度价值观目标：1. 学生对数学产生兴趣，培养积极主动学习的态度。

2. 学生在探索4位计数器的过程中，体验成功与挑战，增强自信心。

3. 学生了解数学在生活中的广泛应用，认识到学习数学的重要性。

分析课程性质、学生特点和教学要求：本课程为小学四年级数学课程，旨在让学生通过操作4位计数器，掌握四位数的基本概念，培养数学运算能力。

学生年龄在9-10岁，好奇心强，喜欢动手操作，但注意力集中时间较短。

因此，教学要求以生动有趣的方式进行，注重学生实践与参与，激发学生兴趣，提高学习效果。

课程目标分解为具体的学习成果，以便后续教学设计和评估。

二、教学内容1. 四位数的基本概念：引入四位数的读写方法，让学生通过4位计数器直观感受四位数的组成，理解千位、百位、十位和个位的概念。

2. 4位计数器的结构与原理：讲解4位计数器的工作原理，引导学生探索其内部结构，理解计数器如何实现数值的递增和递减。

3. 四位数的加减运算：结合4位计数器，教授四位数加减运算的方法，让学生通过实际操作掌握进位和退位的运算规则。

4. 实际应用：设计实际情境，让学生运用4位计数器解决生活中的数学问题，如购物找零、计时等。

教材章节关联：教学内容与课本第四章《多位数认识》相关，涉及以下内容：1. 多位数的读写方法；2. 多位数的组成和计数单位；3. 多位数加减运算；4. 解决实际问题，运用多位数运算。

教学进度安排：1. 第一课时：四位数的基本概念及读写方法；2. 第二课时：4位计数器的结构与原理；3. 第三课时：四位数的加减运算；4. 第四课时：实际应用，巩固所学知识。

数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。

触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。

如果把n个触发器串起来，就可以表示n位二进制数。

对于十进制计数器，它的10 个数码要求有10 个状态，要用4位二进制数来构成。

下图是由D触发器组成的4位异步二进制加法计数器。

三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。

由JK触发器组成的4位异步二进制加法计数器由JK触发器组成的4位异步二进制加法计数器必须满足二进制加法原则:逢二进一(1+1=10，即Q由1加1?0时有进位);各触发器应满足两个条件:每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。

控制触发器的CP端，只有当低位触发器Q由1?0(下降沿)时，应向高位CP 端输出一个进位信号(有效触发沿)，高位触发器翻转，计数加1。

由JK触发器组成4位异步二进制加法计数器。

? 逻辑电路JK触发器都接成T′触发器，下降沿触发。

图1 由JK触发器组成的4位异步二进制加法计数器(a)逻辑图;(b)工作波形? 工作原理异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0,0000状态。

在计数过程中，为高电平。

只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，T′的状态便翻转。

? 状态转换顺序表如下表所示。

电路为十六进制计数器。

? 工作波形(又称时序图或时序波形)如图1所示.输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。

一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。

四位二进制加法计数器状态转换顺序表:计数顺序计数器状态Q3 Q2 Q1 Q0123456789101112131415160 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0图2为由D触发器组成的4位异步二进制加法计数器的逻辑图。

由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。

其工作原理与上类似。

图2 由D触发器组成的4位异步二进制加法计数器。

计算机组成原理实验报告院系：专业：班级：学号：姓名：指导老师：2014年11月20日实验一 4位二进制计数器实验一、实验环境1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。

二、实验目的1、熟悉VHDL 语言的编写。

2、验证计数器的计数功能。

三、实验要求本实验要求设计一个4位二进制计数器。

要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。

（其次要求下载到实验版实现显示）四、实验原理计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。

计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。

计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321下面对同步二进制加法计数器做一些介绍。

数字电路课程设计题目：异步四位二进制可逆计数器学院：物理科学与工程技术学院班级：电子科学与技术081班姓名：庄磊学号：0812270109一、设计元件：74LS74 CC4030 信号输入器指示灯二、元件介绍：1、74LS74管脚介绍：管脚简介2、CC4030简介：上图为CC4011的管脚图。

CC4030为四个异或门，管脚形式与其相同。

设计中的异或门就用此元件。

3、信号发生器：用普通的脉冲。

显示：发光二极管。

三、设计原理四位异步可逆二进制计数器真值表如下：当K=1时，计数器实现的是由0~16的二进制加法。

当K=0时，计数器实现的是由16~0的二进制减肥。

原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

边沿D触发器的工作原理：逻辑图逻辑符号SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。