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数电课设 四位二进制加法计数器的设计

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四位二进制加法器的设计[1]

四位二进制加法器的设计[1]

长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。

此次设计的是简单的四位二进制加法器。

设计中通过不断改变脉冲信号，来控制数码管的显示。

本次设计选择一个超前进位的4位全加器74LS283。

译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。

本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。

设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。

则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。

把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。

组合逻辑课程设计4位二进制全加器全减器原创

组合逻辑课程设计4位二进制全加器全减器原创
本文将采用 4 位二进制并行加法器作为折中选择，所选加法器为 74LS283， 74LS283 是 4 位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输 出，故由其构成 4 位二进制全加器；而四位全减器可以用加法器简单的改造而来， 最后本文采用 VHDL 对四位全加器/全减器进行仿真。
关键字 74LS283 全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL
摘要
加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进
...
.
..
..
位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题，多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑，运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二 进制作运算。
1 0 0100 11011000
1 0 0101 00011010
1 0 0001 10011100
1 0 0001 10111110
1 0 1010 01000111
1 0 1010 01101001
1 0 0010 01000011
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4位二进制加法器课程设计

4位二进制加法器课程设计

长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。

数电课程设计论文四位二进制加计数器(缺0100,0101,0110,1000,1001)

数电课程设计论文四位二进制加计数器(缺0100,0101,0110,1000,1001)

成绩评定表课程设计任务书摘要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。

计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。

本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。

在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。

在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。

关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件；目录1课程设计目的 (1)2课程设计实现框图 (1)3实现过程 (1)3.1QuartusⅡ实现过程（VHDL） (1)3.1.1建立工程 (2)3.1.2VHDL源程序 (5)3.1.3编译和仿真过程 (6)3.1.4引脚锁定与下载 (9)3.1.5仿真结果分析 (10)3.2Multisim实现过程（电路设计） (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (15)3.2.3逻辑分析仪显示的波形 (16)3.2.4仿真结果分析 (16)4设计体会 (17)5参考文献 (18)1课程设计目的1、了解数字系统设计方法。

2、熟悉VHDL语言及其仿真环境、下载方法。

3、熟悉Multisim环境。

4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。

2课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。

CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。

数字电子技术项目4 4位二进制数加法数码显示

数字电子技术项目4 4位二进制数加法数码显示
＜B=1。
YAB AB
A1 =B=1＆；A＜B时，Y AY B
≥1
YAB
＆
A
B
1
YAB
YAB AB
可写出逻辑函数表达式
YAB AB AB AB AB
2．多位数值比较器
如两个多位二进制数进行比较时， 则需从高位到低位逐位进行比较。 只有在高位相应的二进制数相等时， 才能进行低位数的比较。当比较到 某一位二进制数不等时，其比较结 果便为两个多位二进制数的比较结 果。
逻辑电平开关，输出端接LED电平指示，灯亮为1， 灯灭为0。 3）验证功能 输入端按真值表输入不同数值，观察输出端接 LED电平指示，
4.4 项目实施
1．4位二进制数加法数码显示电路
+5V
S1
S2
5
A1
VCC
S3
3
A2
S4
14
A3
S1
4
S5
12
A4
S2
1
S6
6
B1
S3
13
S7
2
B2
S4
S
2. 全加器
将两个多位二进制数相加时，除了将两个同位数 相加外，还应加上来自相邻低位的进位，实现这 种运算的电路称为全加器。
全加器具有三个输入端，A、B为被加数和加数， Ci-1是来自低位的进位输入，两个输出端，Ci是向 高位的进位输出，Si是本位和输出。
写出输出逻辑表达式

Ci-1
=1
Si
Si Ai Bi Ci1
Ai
Bi
Ci Ai Bi Ci1 ( Ai Bi )
=1 ＆
Ai

4位二进制加法器解析

4位二进制加法器解析

《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。

再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。

关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。

串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。

它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。

T692型集成全加器就是这种四位串行加法器。

超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。

使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。

因为它的这个优点我们选取超前进位加法器。

超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。

2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。

译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。

译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。

四位二进制加法计数器设计报告

四位二进制加法计数器设计报告一、计数器简介计数器是最常用的时序电路之一，可用来计数、分频、定时、产生节拍脉冲以及其他时序信号。

计数器分类有很多，按触发器动作可分为同步计数器和异步计数器；按计数数值增减可分为加计数器、减计数器和可逆计数器；按编码可分为二进制计数器、BCD码计数器、循环码计数器。

本次设计的是四位异步二进制加法计数器。

二、设计构思四位异步二进制计数器逻辑图如上，它由4个T触发器组成。

计数脉冲CP加至时钟脉冲输入端，每输入一个计数脉冲，U1将翻转一次。

U2、U3和U4都以前级触发器的/Q端输出作为触发信号，当Q0端由1变成0时，即/Q0由0变成1时,U1翻转,其余类推。

/R端是用来清零端,只能全部置0,/S端是用来置1端,只能全部置1。

三、实现构思并用Workveiw仿真1、T触发器的实现本次设计是通过D触发器来构成T触发器，即将D触发器的/Q 端与D端相连即可，下面是D触发器的设计与仿真以及元件模块的制作：a 、D 触发器的逻辑图如下图,引脚/SD 可以直接置1,而引脚/RD 可以直接置0,时钟触发端为CP,有正反两个输出端Q 与/Q,这种触发器在工作中具有维持、阻塞特性，所以称之为维持阻塞触发器。

b 、下面进行D 触发器电路仿真，根据仿真波形可知该D 触发器满足特性表 n Q D1n +Q n Q D 1n +Q 0 00 1 0 0 0 11 1 11仿真截图如下：c、D触发器元件制作截图2、四位二进制异步加法计数器的实现首先是将每个D触发器的/Q端与D端相连，构成T触发器，然后按照先前的构思连接电路，加法计数器的计数脉冲输入端为CP，全部清0端为/R，全部置1端为/S，输出端由低位到高为分别为Q0、Q1、Q2、Q3。

其电路截图如下:下面进行计数器的逻辑仿真，CP输入单位时间脉冲，/R在第一个时钟脉冲置0，其余以后的时钟周期都置1，/S在所有的时钟周期内都置1，然后，进行逻辑仿真。

四位二进制加法器电工电子课程设计

长安大学电子技术课程设计4位二进制加法器专业车辆工程班级22010901姓名韩塽指导教师顾樱华日期2011、6、26目录一、技术要求 (2)二、摘要 (2)三、总体设计方案的论证及选择 (2)1、加法器的选取 (2)2、译码器的选取 (2)3、数码管的选取 (3)四.设计方案的原理框图，总体电路图，接线图及说明 (3)1、总体原理图 (3)2、总体接线图 (4)五.单元电路设计，主要元器件选择与电路参数计算 (4)1、逻辑开关 (4)2、加法器设计 (5)3、译码器设计 (7)4、数码管设计 (9)六、收获与体会 (10)七、参考文献 (11)八、附件（元器件清单） (12)评语 (13)一.技术要求1.四位二进制加数与被加数输入2.二位数码管显示二.摘要该设计主要包括两个部分：一是用加法器实现四位二进制加数与被加数的输入，二是将相加产生的二进制和数用二位数码管显示，在此设计中加法器是重点，数码显示是难点。

数码显示采用计数器，译码器七段译码显示管来实现。

加法器分为半加器和全加器，半加器只能实现两个一位二进制数的相加，其只考虑两个加数本身的求和而不考虑低位来的进数位。

目前使用最广泛的二进制加法器是二进制并行加法器。

三.总体设计方案的论证及选择1.加法器的选取二进制并行加法器是一种能并行产生两个n位二进制算术和的组合逻辑电路。

按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。

所以根据加法器的工作速度选取超前进位加法器。

这里供选取的超前进位加法器有74LS283，CT74LS283，SN74LS283，DM74LS283，HD74LS283，M74LS283 可供选择。

由于我们是非电专业，对电子器件的选取要求不高，为使设计简单起见所以选74LS283加法器。

2.译码器的选取译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。

4位二进制全加器的设计

4位二进制全加器的设计摘要加法器是产生数的和的装置。

加数和被加数为输入，和数与进位为输出的装置为半加器。

若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。

常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。

在电子学中，加法器是一种数位电路，其可进行数字的加法计算。

在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。

加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行加法器的资源占用差距也会越来越大。

我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。

关键字全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真总电路设计一、硬件电路的设计该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。

图11）全加器（full-adder ）全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。

基本功能是实现二进制加法。

全加器的功能表输入输出输入输出逻辑表达式：CIB A S ⊕⊕==AB'CI'+A'BCI'+A'B'CI+ABCI()AB CI B A CO ++=其中，如果输入有奇数个1，则S 为1；如果输入有2个或2个以上的1，则CO=1。

实现全加器等式的门级电路图如图2所示，逻辑符号如图3所示.图2图32）四位二级制加法器 a) 串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。

四位二进制加法器课程设计

长安大学电工与电子技术课程设计四位二进制加法器专业__汽车服务工程__班级2011220601姓名户亚威指导教师杨东霞日期_2013.6.24~27__目录一、题目名称 (2)二、技术要求 (4)三、纲要及序言 (4)四、整体设计方案的论证及选择 (4)1、加法器的选用 (4)2、译码器的选用 (4)3、数码管的选用 (5)五、设计方案的原理，整体电路图 (5)1、整体原理图 (5)2、整体接线图 (6)六、单元电路设计，主要元器件选择与电路参数计算 (6)1、数据开关设计 (6)2、加法器设计 (7)3、译码器设计 (8)4、数码管设计 (11)七、元器件清单 (12)八、收获与领会 (12)九、参照文件 (13)十、考语 (2)一、题目名称四位二进制加法器二.技术要求1.四位二进制加数与被加数输入2.二位数码管显示三、序言及纲要四位二进制加法器的设计包含：1、四位二进制加数和被加数的输入，2、两个数的相加运算及和的输出，3、将两个数的和经过译码器显示在数码管上。

二进制数的输入能够经过数据开关实现，用加法器能够进行二进制数的加法运算。

两个四位二进制数相加后的和在十进制数的0~30内，此中产生的进位和对十进制数十位的判断和显示是要点和难点，这需要经过译码器来实现。

对数据译码后即可用适合的数码管与译码器相连，显示数据。

四、整体设计方案的论证及元件选择1、加法器的选择在数字系统中，常常需要进行算术运算，逻辑操作及数字大小比较等操作，实现这些运算功能的电路时加法器。

加法器是一种逻辑组合电路，主要功能是实现二进制数的算数加法运算。

加法器有两种基本种类：半加器和全加器。

半加器是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。

全加器是实现两个一位二进制数及低位来的进位数相加，求得和数及向高位进位的逻辑电路。

依据加法器的工作速度选用超行进位加法器。

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end count10;
architecture behavioral of count10 is
signal count:std_logic_vector(3 downto 0);
begin
process(cp,r)
begin
if r='0' then count<="0000";
elsif cp'event and cp='1' then
图1.12
回到ISE环境：Processes——〉Implement Design——〉Optional Implementation Tools——〉双击Lock Pins锁定引脚：
图1.13
Processes——〉Implement Design——〉双击Generate Programming File——〉Configure Device（iMPACT），默认JTAG，finishi，we.jed——〉Open
2. Multism实现过程
2.1求驱动方程
相关结构示意框图和状态转换图见上（二）所示步骤。选择四个时钟脉冲下降沿触发的JK触发器，因要使用同步电路，所以时钟方程应该为
（1）求状态方程
由所示状态图可直接画出如图2.1所示电路次态 的卡诺图，再分解开便可以得到如图2.2所示各触发器的卡诺图。
00
01
11
if count="1010" then
count<="1101";
else count<=count+1;
if count="1101" then
count<="0000";
end if;
end if;
end if;
end process;
q<=count;
end behavioral ;
双击Implement Design（或右键Run），运行程序，调试成功显示如下：
对于数字电路设计，尤其在使用Multism进行逻辑电路的连接与分析时，这种分析解决问题的能力就更为重要。要在复杂的电子器件和密密麻麻的连线中找出头绪来，有时候并不是一件容易的事情。但是往往这样的问题就出在计算上，尤其是在化简卡诺图时，务必小心谨慎，一个字符写错或者漏掉一些信息，相应得出的驱动方程就会有天壤之别，自然逻辑电路就不能实现最初的设计功能。而且必要的时候，一定要画出时序图来帮自己解决问题，往往会起不错的效果。就是在这种不断发现问题、分析问题、解决问题的过程中，我提高了自己分析解决问题的能力，因此，我把这次课程设计看成一次综合学习的机会。
成绩评定表
学生姓名
XXX
班级学号
专业
通信工程
课程设计题目
四位二进制计数器
评语
组长签字：
成绩
日期
20 年 月 日
课程设计任务书
学 院
信息科学与技术
专 业
通信工程
学生姓名
XXX
班级学号
课程设计题目
四位二进制同步加法计数器（缺1011 1100 1110 1111）
实践教学要求与任务:
1.了解数字系统设计方法。
四
在这次数字电路课程设计中，我花了较多的时间查阅资料，进行反复练习。由于是第一次做数字电路的课程设计，对于相关设计过程和分析方法并不大熟练。 但功夫不负有心人，最终还算顺利完成，这对我以后学习相关的课程以及进行更高层次的数字电路设计都奠定了不错的基础。
在设计过程中，出现了各种各样的问题，有些是单一原因引起的，有的是综合原因引起的，这些都很考验我的毅力与坚持。但是我掌握了研究这类问题的方法，即问题解决的过程就是要从问题所表现出来的情况出发，通过反复推敲，作出相应判断，逐步找出问题的症结所在，从而一举击破。
2.在Multisim环境中仿真实现四位二进制同步加法计数器，
缺（1011 1100 1110 1111），并通过虚拟仪器验证其正确性。
指导教师：
201 年 月 日
专业负责人：
201 年 月 日
学院教学副院长：
201 年 月 日
五、参考书目17
一、课程设计目的
1：了解同步加法计数器工作原理和逻辑功能。
图1.6
1.3波形仿真。回到wei.vhd界面，右键点击wei–Behavioral，选New Source——〉Test Bench WaveForm——〉输入File Name,next——next〉——〉finish。
图1.7
图1.8
图1.9
左侧Sources for栏内选择Behavioral Simulation，选择.tbw文件，打开Processes下的Xilinx ISE Simulator如图
10
00
0001
0010
0100
0011
01
0101
0110
1000
0111
11
XXXX
0000
XXXX
XXXX
10
1001
1010
XXXX
1101
图2.1次态 的卡诺图
将上述卡诺图对应拆成四个卡诺图，分别求出 、 、 、 表达式
如下所示：
00
01
11
10
00
0
0
0
0
01
0
0
1
0
11
X
0
X
X
10
1
1
由于其中缺了1011 1100 1110 1111四种状态，所以在计数过程中会发生跳变，即先从1010跳到1101，再由1101直接跳回到0000，周而复始。逻辑分析仪类似于ISE环境下的波形仿真，是对计数器的另一种直观的描述。其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。
图1.3
图1.4
写入程序，保存程序
图1.5
具体程序如下：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity count10 is
port(CP,r:in std_logic;
q:out std_logic_vector(3 downto 0));
B:状态转换图
三、实现过程
1.
1.1建立工程。File——〉New Project；输入Project Name；即工程名; Project Location，即工程保存的位置；然后next——>……——>next直至finish。
图1.1
图1.2
1.2调试程序。右击xc95*x1-**，选New Source，再选VHDL Module后，填加文件名——〉next一直到finish。
在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。虽然遇到了不少问题，但是在向老师和同学请教的学习过程中，我又改正了不少错误的认识，对数字电路的设计与分析方法的掌握也有了一定的提高，我相信这些知识与经验对以后的学习会有极大的帮助。
2：掌握计数器电路的分析、设计方法及应用。
3：学会正确使用JK触发器。
二、设计框图
状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了1011 1100 1110 1111四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下：
（1）
（2）求驱动方程
由于JK触发器的特性方程为
用状态方程与特性方程做比较，可得对应驱动方程，如下：
2
根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图2.3所示的逻辑电路图。
图2.3逻辑电路图
2.3
图2.4逻辑分析仪的仿真
检查电路能否自启动：把无效状态111、1100、1110和1111带入输出方程和和状态方程进行计算，结果如下：
由此可见，在CP操作下都能回到有效状态，即电路能够自启动。
2.4
Multism是一种虚拟仪器，可以用来验证电路的设计的正确性。根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。本设计中，选用四个时钟脉冲下降沿触发的JK触发器来实现四位二进制加法计数器。逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。
图1.14
右键点绿——〉Progaram——〉OK，结束下载（调试时sw向上是1；灯亮为1）。
图1.15
图1.16
（五）仿真结果分析
由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了四位二进制加法计数的功能。其中由于缺了1011 1100 1110 1111四个状态，即缺了十进制数中的11 12 14 15四个数，在波形仿真中，在这几个状态处发生跳变，即由1010跳到1101，再由1101直接跳回到0000，即完成一个周期的计数，不断循环往复。
图1.10
点击Simulate Behavioral Model（或右键RUN）运行仿真波形，如下：
图1.11
1.4引脚锁定与下载。左上侧Source for选项中选Synthesis/Implementation，左下侧Processes——〉User Constraints——〉Assign Package Pins分配引脚：Cp-p11,r-p43,q3-p50,q2-p52,q1-p51,q0-p55。点击保存，OK。