4位二进制加减法计数器

74ls193十进制加减减法计数器电路74LS193是一种十进制加减计数器电路，它具有广泛的应用。

本文将详细介绍74LS193的工作原理和功能特点。

1.74LS193的工作原理74LS193是一种四位二进制计数器，它可以实现十进制的加减减法操作。

通过在输入端接入由控制信号和时钟信号控制的二进制数据输入，74LS193可以根据输入信号的变化实现不同的计数操作。

2.74LS193的功能特点（1）四位计数器：74LS193是一种四位计数器，可以用来计算0到9之间的数字。

（2）加减减法功能：74LS193不仅可以进行加法运算，还可以实现减法运算。

通过控制端的输入信号，可以选择进行加法或减法操作。

（3）同步计数：74LS193采用同步计数方式，即在时钟信号的控制下，所有计数位同时进行计数，确保了计数的准确性。

（4）输出显示：74LS193的输出端有四个计数位和进位输出位，可以实时显示计数结果。

3.74LS193的应用领域（1）计数器：由于其计数功能，74LS193广泛应用于各类计数器电路中，如频率计数器、电子表、工业自动化等。

（2）加减器：由于其加减减法功能，74LS193也可以应用于数字加减运算器中，如数字计算机、计算器等。

（3）时序控制：74LS193也可以用于时序控制电路中，通过对计数信号的控制，实现时序操作，如时钟分频、频率分析等。

本文介绍了74LS193十进制加减减法计数器电路的工作原理和功能特点。

74LS193是一种四位二进制计数器，具有加减减法功能，采用同步计数方式，输出结果准确可靠。

它在计数器、加减器和时序控制电路等领域有着广泛的应用。

通过深入理解和熟练运用74LS193，我们可以设计出高效、稳定的数字电路系统，满足不同应用的需求。

4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。

它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。

下面将详细介绍4位同步二进制加法计数器及其计数的最大值。

一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。

当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。

这样就实现了二进制数的递增。

2. 触发器之间通过门电路连接，用于控制触发器状态的变化。

这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。

3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。

二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。

2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。

三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。

2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。

3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。

4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。

其计数的最大值为15，应用领域广泛。

希望本文内容能够对读者有所启发。

四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。

在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。

具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。

成绩评定表课程设计任务书摘要本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。

首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。

然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。

在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。

经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。

说明四位二进制加法计数器顺利完成。

关键词：计数器；VHDL语言；仿真；触发器。

目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、QUARTUS II实现过程 (2)1.1建立工程 (2)1.2编译程序 (7)1.3波形仿真 (10)1.4 仿真结果分析 (14)1.5引脚锁定与下载 (14)2、MULTISIM实现过程 (16)2.1求驱动方程 (16)2.2画逻辑电路图 (19)2.3逻辑分析仪的仿真 (20)2.4结果分析 (21)2.5自启动判断 (22)四、总结 (23)五、参考书目 (24)一、课程设计目的1 了解同步加法计数器工作原理和逻辑功能。

2 掌握计数器电路的分析、设计方法及应用。

3 学会正确使用JK 触发器。

二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。

在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。

《电工与电子技术基础》课程设计报告题目四位二进制加法计数器学院（部）汽车学院专业汽车运用工程班级22020903学生姓名郭金宝学号220209031006 月12 日至06 月22 日共 1.5 周指导教师（签字）评语评审人:四位二进制加法器一.技术要求1.四位二进制加数与被加数输入2.二位显示二.摘要本设计通过逻辑开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入到超前进位加法器74LS283中进行四位二进制相加，将输出信号S4,S3,S2,S1和向高位的进位C1输入一个译码器译码。

再将输出信号X4,X3,X2,X1和Y4,Y3,Y2,Y1分别输入一个74LS247型的七段显示译码器译码，最后分别接一个BS204数码管进行二位显示。

关键字：74LS283 74LS247 BS204三.总体设计方案的论证及选择1.加法器的选取加法器有两种，分别是串行进位加法器和超前进位加法器。

串行进位加法器由全加器级联构成，高位的运算必须等到低位加法完成送来进位时才能进行。

它虽然电路简单，但运算速度较慢，而且位数越多，速度就越慢。

T692型集成全加器就是这种四位串行加法器。

超前进位加法器由逻辑电路根据输入信号同时形成各位向高位的进位。

使各位的进位直接由加数和被加数来决定，而不需依赖低位进位，这就省去了进位信号逐级传送所用的时间，所以这种加法器能够快速进位。

因为它的这个优点我们选取超前进位加法器。

超前进位加法器的型号有多种，由于我们是非电专业，对电子器件的选取要求不高，为使设计简单所以选74LS283型加法器。

2.译码器的选取译码器的功能是将二进制代码（输入）按其编码时的原意翻译成对应的信号或十进制数码(输出)。

译码器是组合逻辑电路的一个重要器件，其可以分为：变量译码和显示译码两类。

译码器的种类很多，但它们的工作原理和分析设计方法大同小异，其中二进制译码器、二-十进制译码器和显示译码器是三种最典型，使用十分广泛的译码电路。

四位同步二进制计数器74LS161————————————————————————————————作者：————————————————————————————————日期：四位同步二进制计数器74LS161逻辑符号如图所示：逻辑功能如下表所示：74LS161功能表PTCP 功能1 × 0 ××1 × 1 0 ×1 0 1 1 ×1 1 1 1 0↑↑×××计数并行输入保持保持（CO=0）清零CP是时钟脉冲信号端，是异步清零端，是同步置数控制端，P和T为计数允许控制端，D0～D3为并行数据输入端，Q0～Q3为数据输出端，CO为进位输出端。

由功能表可以看出该芯片具有以下功能：（1）清零功能。

当时，计数器异步清零。

即只要，计数器输出状态立刻变为“0000”。

（2）同步并行置数功能。

当、时，在CP上升沿作用下，并行输入数据D0～D3进入计数器，使计数器的输出端状态为Q3 Q2Q1 Q0＝D3D2 D1D0。

（3）保持功能。

当、时，若P·T＝0，则计数器保持原来状态不变。

对于进位输出信号有两种情况：如果T=0，则CO=0；如果T=1，则CO= Q3 ·Q2·Q1 ·Q0（4）计数功能。

当、时，若P＝T＝1，则在时钟脉冲CP上升沿的连续作用下，计数器输出（Q3Q2Q1Q0）的状态按0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111→0000的次序循环变化，完成十六进制（或称四位二进制）加法计数。

并且当计数器计到1111时，进位输出端CO输出为1，其他状态时CO输出为0。

《电子线路设计、实验、测试》实验报告实验名称：4位二进制数加法器实验院系：电子信息与通信学院专业班级：电信1401班姓名：XXX学号：xxxxxx时间：地点：南一楼指导教师：2016 年 4 月 13 日4位二进制加法器实验一.实验目的1.熟悉ISE软件的使用2.熟悉并初步掌握Verilog HDL描述电路的方法3.掌握用仿真波形验证电路功能的方法4.熟悉使用ISE软件创建文件并下载到basys2开发板上的过程二.实验内容用ISE软件对4位二进制全加器实验进行仿真，采用4位二进制数加法器的数据流描述方式，由于被加数A和加数B都是4位的，而低位的进位Cin为1位，所以运算的结果可能为5位，用{Cout，Sum}拼接起来表示。

然后对其进行仿真，最后创建约束文件，生成bit文件下载到basys2开发板上，对开发板进行操作。

三.实验原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。

图1为全加器的方框图。

图2全加器原理图。

被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。

能实现全加运算功能的电路称为全加电路。

全加器的逻辑功能真值表如表1中所列。

表1 全加器逻辑功能真值表图1 全加器方框图图2 全加器原理图四位全加器四位全加器如图3所示，四位全加器是由半加器和一位全加器组建而成：图3四位全加器原理图四、实验步骤与要求1.创建一个子目录，并新建一个工程项目。

2.创建一个Verilog HDL文件，并将文件添加到工程项目中并编译整个项目，查看该电路所占用的逻辑单元(Logic Elements,LE)的数量。

3.对设计项目进行时序仿真，记录仿真波形图。

4.根据FPGA开发板使用说明书，对设计文件中的输入、输出信号分配引脚。

即使用开发板上的拨动开关代表电路的输入，用发光二极管(LED)代表电路的输出。

5.重新编译电路，并下载到FPGA器件中。

改变拨动开关的位置，并观察LED灯的亮、灭状态，测试电路的功能。

成绩评定表课程设计任务书摘要人们在日常的生活，工作，学习等方面，到处都会遇到计数问题，离不开计数。

本文主要针对的是四位二进制加法计数器的问题。

按二进制递增规律来进行计数。

我们通过学习与阅读更深一步了解了计数器的工作原理和逻辑功能。

本文采用VHDL硬件描述语言实现了四位二进制加法计数器（缺0001 0010 0011 0100）的问题，采用QUARTUSⅡ对加法计数器进行编译和仿真。

关键词：四位二进制；加法计数器；VHDL；QUARTUSⅡ。

目录一.课程设计目的 (1)二.课设题目实现框图 (1)三.实现过程 (2)VHDL的编译和仿真 (2)1.建立工程 (2)2.VHDL源程序 (5)3.编译及仿真过程 (6)4.引脚锁定及下载 (9)5.仿真结果分析 (11)四.设计体会 (12)五.参考文献 (13)一、课程设计目的1.熟悉掌握计数器的原理和功能；2.熟悉掌握QuartusII的使用方法，并用VHDL语言对计数器进行编译和仿真；3.掌握实验箱的使用和程序的下载；4.掌握Multisim的使用方法并进行计数器的实现；二、课设题目实现框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。

在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0001 0010 0011 0100四个状态，这在状态转换图中可以清晰地显示出来。

具体结构示意框图和状态转换图如下：0000 0101 0110 0111 1000 10011111 1110 1101 1100 1011 1010缺（0001 0010 0011 0100）B: 状态图三、实现过程(VHDL的编译和仿真)1.建立工程创建一个工程，具体操作过程如下：（1）点击File –> New Project Wizard创建一个新工程，如图1-1；图1-1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，如图1-2；图1-2(3) 点Next，进入设备选择对话框，如图1-3，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图1-3（4）点击Next，系统显示如图1-4，提示是否需要其他EDA工具，这里不选任何其他工具；图1-4（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，如图1-5图1-52.VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;ARCHITECTURE Behavioral OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINif r='0' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="0000" THENcount <="0101";ELSE count <= count +1;END IF;end if;END PROCESS;q<= count;End Behavioral;3.编译和仿真过程（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File，如图1-6；图1-6（2）在编辑窗口中编辑程序，如图1-7；图1-7（3）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-8所示：图1-8（4）建立时序仿真文件,选择“Vector Waveform File”，如图1-9；图1-9（5）在Name处击右键，Insert→Insert Node or Bus，单击，单击，再单击→OK→OK，如图1-10所示；图1-10（6）对其进行仿真，结果如图1-11,1-12.图1-11图1-12 4.引脚的锁定及下载各引脚的锁定如表1所示：表1引脚的锁定和下载分别如图1-13和1-14所示；图1-13图1-145.仿真结果分析仿真结果如图1-15所示：图3-1-14图1-15结果分析：由仿真波形图可以清晰的看出加法计数器的工作过程，由0000起依次递增，最后加至1111后再由0000起进行下一个周期的循环，其中缺少0001 0010 0011 0100四个状态。

数字电路课程设计题目：异步四位二进制可逆计数器学院：物理科学与工程技术学院班级：电子科学与技术081班姓名：庄磊学号：0812270109一、设计元件：74LS74 CC4030 信号输入器指示灯二、元件介绍：1、74LS74管脚介绍：管脚简介2、CC4030简介：上图为CC4011的管脚图。

CC4030为四个异或门，管脚形式与其相同。

设计中的异或门就用此元件。

3、信号发生器：用普通的脉冲。

显示：发光二极管。

三、设计原理四位异步可逆二进制计数器真值表如下：当K=1时，计数器实现的是由0~16的二进制加法。

当K=0时，计数器实现的是由16~0的二进制减肥。

原理：计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

边沿D触发器的工作原理：逻辑图逻辑符号SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。

当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。

我们设它们均已加入了高电平，不影响电路的工作。

工作过程如下：1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。

同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。