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《认识数据选择器和分配器 》加法器和数值比较器

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教案.第九讲-分配与选择器、加法器、比较器及电路中竞争冒险

教案.第九讲-分配与选择器、加法器、比较器及电路中竞争冒险

）数据选择器
定义：根据需要将多路信号中选择一路送到公共数据线上的逻又称多路开关)。

输入端：2n个；输出端：1个。

11201110110()()(A A D A A D A A D +++12201210120()()(A A D A
A D A A D +++ 1数据选择器（74HC151、74HC25174HC251为输出三态端口，若使能输入为高电平，
100000C i C S i B i A i 00i
i i i i i i i i i B A B A C B A C B A ⊕⊕+++--11
☞ 集成4位加法器的级联——扩展为8位二进制数加法电路
例1：分析由集成四位加法器74HC283构成电路的逻辑功能。

74HC283
A 3A 2A 1A 0
B 3B 2B 1B 0
C 4
C 0
S 3S 2
S 1
S 0
"1"
反码+1=补码
组合逻辑电路中的竞争－冒险现象
（1）竞争－冒险的概念
竞争：数字电路从一个稳定状态转换到另一个稳定状态时，电路的2个输入信号出现同时向相反逻辑电平跳变的现象。

延迟：由于逻辑门的传输延迟时间和电路的负载电容、传输线分布电容效应等因素的影响，使得传输到同一个门输入端的一组信号到达的时间有先后之分。

实验十 加法器与数值比较器

实验十 加法器与数值比较器

实验十 加法器与数值比较器一、实验目的1、掌握半加器和全加器的工作原理。

2、掌握数值比较器的工作原理。

3、掌握四位数值比较器74LS85的逻辑功能。

二、实验原理1、半加器半加器是下表逻辑功能的电路, 由表可以看出这种加法运算只考虑了两个加数本身, 而没有考虑由低位来的进位, 所以称为半加。

下面就是一个最简单的半加器的真值表：表10-1 两个1位二进制的加法由真值表可得：B A B A S += ABC =用异或门和与门组成的半加器的原理图为：图10-1 半加器（a ）由异或门和与门组成 （b ）半加器的符号2、全加器全加器能进行加数、被加数和低位来的进位信号相加，并根据求和解结果给出该位的进位信号。

根据全加器的功能，可列出它的真值表，如表10-2所示。

其中，C i-1为相邻低位来的进位数，S i 为本位和数（称为全加和），C i 为向相邻高位的进位数。

由全加器的真值表可以写出S i 和C i 的逻辑表达式： 1-⊕⊕=i i i i C B A S ， 1)(-⊕+=i i i i i i C B A B A C表10-2 全加器的真值表它的原理图为：图10-2 全加器(a)由异或门、或门和与门组成(b) 全加器的符号3、数值比较器的原理在数字系统中, 常常要比较两个数的大小。

数值比较器就是对两数A、B进行比较，以判断其大小的逻辑电路。

比较结果有A>B、A<B、A=B三种情况。

下面是最简单的一位数表10-3 一位数值比较器的真值表图10-3 一位数值比较器的逻辑电路图对于多位的情况，一般说来，先比较高位，当高位不等时，两个数的比较结果就是高位的比较结果。

当高位相等时，两数的比较结果由低位决定。

4、集成数值比较器74LS85集成数值比较器74LS85是四位数值比较器，它的管脚图和真值表如下：图10-4 74LS85的管脚图其中10、12、13、15(或1、9、11、14)脚是输入端，2、3、4（或5、6、7）脚为输出端。

第3章 加法器和数值比较器

第3章 加法器和数值比较器

Ci Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi ( Ai Bi Ai Bi )Ci 1 Ai B ( Ai Bi )Ci 1 Ai Bi
Ai、Bi：加数， Ci-1：低位来的进 位，Si：本位的和， Ci：向高位 的进位。
全加器的逻辑图和逻辑符号
（1）串行进位加法器
构成：把n位全加器串联起来，低位全加器的进位输出连接到 相邻的高位全加器的进位输入。
C3
CO CI CI CI
S3 ∑
C2
CO CI
S2 ∑
CI CI
C1
CO CI
S1 ∑
CI CI
C0
CO CI
S0 ∑
CI CI
A3
B3
A2
B2
A1
B1
A0
B0
C0-1
特点：进位信号是由低位向高位逐级传递的，速度不高。
B0
FA=B
2、多位数值比较器 （1）集成4位数值比较器 集成4位数值比较器74LS85
4位数值比较器74LS85的功能表
输 A3 B3 A3 > B3 A3 < B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A2 B2 × × A2 > B2 A2 < B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A2 = B2 A1 B1 × × × × A1 > B1 A1 < B1 A1 = B1 A1 = B1 A1 = B1 A1 = B1 入 A0 B0 × × × × × × A0 > B0 A0 < B0 A0 = B0 A0 = B0 IA>B × × × × × × × × H L IA<B × × × × × × × × L H IA=B × × × × × × × × L L FA>B H L H L H L H L H L 输 出 FA=B L L L L L L L L L L FA<B L H L H L H L H L H

加法器和数值比较器

加法器和数值比较器
现两个四位二进制数的相加，其逻辑符号如图626所示。
2019/1/31
7
图6-26
74LS283电路的逻辑符号
CI是低位的进位， CO是向高位的进位， A3A2A1A0和B3B2B1B0是两个二进制待加数， S3、S2、S1、S0是对应各位的和。
2019/1/31 8
多位加法器除了可以实现加法运算功能之外， 还可以实现组合逻辑电路。 例：将8421BCD码转换成余3码。 余3码＝8421BCD码＋3(即0011)
5
Sn An Bn Cn1
Cn ( An Bn )Cn1 AnBn
由表达式得 逻辑图：
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图6-25 全加器 （a）电路图 （b）逻辑符号
6
6.6.2 多位加法器
全加器可以实现两个一位二进制数的相加，
要实现多位二进制数的相加，可选用多位加法器
电路。
74LS283电路是一个四位加法器电路，可实
全加器能把本位两个加数An 、 Bn 和来自低位
的进位Cn-1三者相加，得到求和结果Sn 和该位的进
2019/1/31
位信号Cn 。
3
表6-1３ 全加器 的真值表
由真值表写 最小项之和 式，再稍加 变换得：
An Bn Cn-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
余 3码
8421BCD码
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0011
由74LS28
数值比较器：能够比较数字大小的电路。 1.两个一位数A和B相比较的情况： (1)A＞B：只有当A=1、B=0时，A＞B才为真； (2)A＜B：只有当A=0、B=1时，A＜B才为真； (3)A = B：只有当A=B=0或A=B=1时，A = B才为真。

4.数据选择和分配器ppt课件

4.数据选择和分配器ppt课件

(2)对照表达式
F ABC ABC ABC ABC
0 m0 0 m1 0 m2 1 m3 0 m4 1 m5 1 m6 1 m7
Y D0m0 D1m1 D2m2 D3m3 D4m4 D5m5 D6m6 D7m7
(3) 确定输入变量和地址码的对应关系
F
令 A2 = A, A1 = B ，A0 = C
则 D7 = D6 =D5 = D3 = 1 D0 = D1 =D2 = D4 = 0
Y 74LS151 D7 D6 D5 D4 D3 D2 D1 D0 A2A1A0 S
(4) 画连线图
ABC 1
公式法之二—降幂法 [解] (1) n = k 1 = 3 1 = 2
F AB BC AC
可用 4 选 1 数据选择器 74LS153
Z A BCD ABC D ABCD ABC D ABCD
AB C D AB CD ABC D ABC D ABC D
8 选 1 Y D0 A2 A1 A0 D1 A2 A1 A0 D7 A2 A1 A0
(3) 确定输入变量和地址码的对应关系
(4) 画连线图
公式法
Z
0
0
串行传送
1
1
1
1
0
0
并-串转换：数据选择器
串-并转换：数据分配器
二、数据选择器 (Data Selector )
从多路数据输入中选择一路作为输出的电路。 又称多路选择器(Multiplexer，简称MUX)或多路开关。
1. 4 选 1 数据选择器
(1) 工作原理
输 入 数
D0 D1
据 D2
D3
1
D0 D1 D2 D3
Y D0 A1 A0 D1 A1 A0 D2 A1 A0 D3 A1 A0 m0D0 m1D1 m2D2 m3D3

实验六 加法器、选择器、数据分配器

实验六 加法器、选择器、数据分配器

实验五半加器、全加器及选择器、分配器一、实验目的1. 掌握半加器、全加器及数据选择器、分配器工作原理2. 掌握数据选择器、分配器扩展方法。

3. 熟悉常用半加器、全加器及数据选择器、分配器、的管脚排列和逻辑功能。

4. 学会分析逻辑电路的逻辑方法。

二、实验器材1. 数字实验箱1台2. 集成电路：74LS00、74LS86、74LS183、74LS151、74LS138、各1片三、预习要求1．复习半加器、全加器，数据选择器、数据分配器的工作原理和特点。

2．了解本实验中所用集成电路的逻辑功能和使用方法。

3．准备好实验记录图表。

四、实验原理和电路（一）加法器加法器电路分为半加器和全加器两种。

半加器在运算时不考虑前位的进位；全加器则考虑前位的进位。

因此，全加器在电路的实现上也较复杂些。

1．半加器半加器的真值表见表4.1。

①半加器的逻辑式：图4.1 半加器逻辑电路'.（b）用异或门和与非门组成ABSC ..（a）用与非门组成BA CB A B A B A S ⋅=⊕=+=．．．．．．．．．．①若只用用“与非门”来实现，则为：ABAB C B AB A AB B A B A S ==⋅⋅⋅=+=．．．②注：②式中的S 也可表为：B A B A S ⋅=，仍是与非表达式且更简单。

但以②式组成的电路，在求和S 电路中，同时生成进位信号 AB C =，可节省单独生成进位C 的门。

所以实用中常使用②式的逻辑电路。

③ 半加器逻辑电路：从逻辑表达式可看出，半加器可由非门、与门 、与非门、或门、异或门等门电路组合而成。

用与非门74LS00及异或门74LS86实现半加器逻辑功能的电路如图4.1所示。

2．全加器① 全加器的真值表见表4.2 。

② 全加器的逻辑式：i i i i C B A S ⊕⊕=()()ii i i i ii i i i 1i B A C B A B A C B A C ⋅⋅⋅⊕=+⊕=+③ 由门电路组成的全加器电路用上述两个半加器可组成全加器，其逻辑电路如图4.2所示。

13.数据选择器与分配器(第九周)


片 选 端
2013-12-4
3.8 用中规模集成器件设计组合逻辑电路
本节介绍使用中规模集成器件设计组合逻辑电路的方法。 目前设计组合逻辑电路最常用的是译码器、数据选择器、 全加器等。（ P.89 【例3-9】，【例3-10】 ） 设计的一般方法如下。（P.88） (1)根据设计要求，进行逻辑抽象，确定输入和输出变量。 (2)列出真值表，写出函数最小项表达式。 (3)选择合适的中规模集成器件，通常单输出函数选用数据
0 × × 1 1 1 1 1 1 1 1
× × × × × 1 1 × × × × 1 × 1 × × × 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 0 1 数据分配器功能示意图 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 1 0
其特点是结构简单，但运算速度慢。
并行加法器，也叫超前进位加法器。 其特点是结构相对复杂些，但运算速度较快。
2013-12-4
回顾：数值比较器 三、数值比较器的功能 能够实现比较两个数大小的电路称为数值比较器。
F A＝B B3 A3
F A＞B I A＞B I A＜B 7485 I A＝B B 2 A2 B1 A1 B0 A0
× 0 0 1 1
× 0 1 0 1
0 D0 D1 D2 D3
Di m i
i 0 3
Y D0 S1 S0 当E=1时，选择器不工作；当E=0时，逻辑式如下: D1S1S0
A1 A A1 A0 A1 A0 A1 A 0 Y D0 S1 S0 D1 S1 S0 D2 S1 S0 D3 S1S0 0
2013-12-4
3.7 数据选择器与分配器

数字电子技术基础课件：3.2 加法器和数值比较器

A>B L=1 A=B G=1 A<B M=1
A = A3A2A1A0 B = B3B2B1B0 真值表
比较输入
A3 B3
>
= = = =
< = = =
A2 B2
> = = =
< = =
A1 B1
> = = < =
A0 B0
> = <
输出
LGM
100 100 100 100 010 001 001 001 001
圈 “ 0 ” Si Ai BiCi1 Ai BiCi1 Ai BiCi1 Ai BiCi1 Ci Ai Bi AiCi1 BiCi1
逻辑图
(a) 用与门、或门和非门实现
Si
≥1
Ci
≥1
& & & & & &&
1
1
1
Ai
Bi
Ci-1
曾用符号
Si
Ci
FA
Ai Bi Ci-1
国标符号
Si
3.2 加法器和数值比较器
3.2.1 加法器 一、半加器和全加器
1. 半加器（Half Adder）
两个 1 位二进制数相加不考虑低位进位。
Ai+Bi = Si (和) Ci (进位)
真
Ai Bi Si Ci
00 00
值 01 10
表 10 10
11 01
函数式
Si Ai Bi Ai Bi
AB
2Si 2Ci 1Ci-1 1Bi 1Ai VSS
二、加法器（Adder） 实现多位二进制 1. 4 位串行进位加法器 数相加的电路

三数据选择器比较器全加器


输入数据：D1 D0 ; D3 D2 D1 D0 ;
输出： Y =Di 。 D7 D6 D5 D4D3 D2 D1D0 ；
数据选择器的应用
① 作数据选择，实现多路信号分时传送； ② 级联扩展； ③ 实现组合逻辑函数； ④ 在数据传输时实现并—串转换； ⑤ 产生序列信号。
4选1数据选择器 74LS153
输 W出
信 号
4 选1数据选择器的功能图
数据选择 器类似一 个多பைடு நூலகம்开 关。选择 哪一路信 号由相应 的一组地 址信号控 制。
数据选择器
输 D0
入 数
D1
据 Dn
…
…
Am A0 选择端(地
址信号) 输
Y出
数 据
E 使能端
使能端 E : 控制芯片的工作情况
逻辑 关系
输入
控制端 选择端
（输入地址代码）
42选选11：：AA10A0 8选1：A2 A1 A0
序列信号：01101001。
电路图
8/1数据选择器 应用—并入串出
例：用数据选择器2片74LS153（4选1）、 译码芯片74LS247（4-7段译码器）和数码 器管，使电路在任意时刻现实2、0、1、2 四个数字。
电路图
数值比较器—原理
1位数值比较器：
数值比较器—原理
2位数值比较器
多位2进制数进行比较时，如果高位已经比较出〉 或〈，则可直接比较出结果，否则则应进一步比较低位。
设计时采用函数式对照法。地址端 作为输入端，数据输入端可以综合 为一个输入端。
8/1数据选择器 应用—扩展
例：用2片74LS151实现16选1数据选择器①
74LS151实现16选1数据选择器①

第十课时：数据选择器、数值比较器、加法器

比 较 输 入 A3 B3 A3 >B3 A3 <B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A3 =B3 A2 B2 × × A2 >B2 A2 <B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A2 =B2 A1 B1 × × × × A1 >B1 A1 <B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A1 =B1 A0 B0 × × × × × × A0 >B0 A0 <B0 A0 =B0 A0 =B0 A0 =B0 级 联 输 入 A'>B' A'<B' A'=B' × × × × × × × × × × × × × × × × × × × × × × × × 1 0 0 0 1 0 0 0 1 输 出

2 n 1 i 0
Dm
i
i
（2）提供了地址变量的全部最小项。
（3）一般情况下，Di可以当作一个变量处理。
因为任何组合逻辑函数总可以用最小项之和的标准形 式构成。所以，利用数据选择器的输入Di来选择地址变量 组成的最小项mi，可以实现任何所需的组合逻辑函数。
基本步骤 逻辑函数
n个地址变量的 数据选择器， 不需要增加门 电路，最多可 实现n＋1个变 量的函数。
B3 A'<B' A'=B' A'>B' A>B A=B A<B GND (a) TTL 数值比较器引脚图
A2 A=B A'>B' A'<B' A' =B' A1 VSS (b) CMOS 数值比较器引脚图
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号A输3=B入3 时A2，=B应2 取A1=BI1(A<AB)0==BI 0(A>B)0=0， I0(A=B) =10。 1 1
0
电子技术与应用
认识加法器和数值比较器
Si
Bi
Ci-1 CI CO Ci
11111
全加器真值表、表示式、逻辑符号
多位加法器
实现多位加法运算的电路。
4 位二进制加 数 A 输入端
4 位二进制加 数 B 输入端
低位片进位输入端
A3 ∑
A2
A1
CO
A0
B3
S3
B2
S2
B1
S1
B0
S0
CI
CT74LS283逻辑符号
向高位片的 进位输出
本位和输出端
知识目标
➢理解加法器的逻辑功能及应用。 ➢了解数值比较器的作用。
半加器
它只将两个 1 位二进制数相加，而不考虑低位来的进位， 简称 HA（Half Adder）。
输入
AB 00 01 10 11
输出
SC 00 10 10 01
S AB AB A B C AB
A∑ S B CO C
半加器真值表、表示式、逻辑符号
相加结果读数 为 COS3S2S1S0
数值比较器
能够比较数字大小的电路。Digital Comparator，又称数字比较器。
➢1 位数值比较器
Y ( A > A) = AB Y ( A < B) = AB Y ( A = B) = AB + AB = A B
输入 AB 00 01 10 11
输出
A3<B3 × × × × × × 1 1 0
A3=B3 A2>B2 × × × × × 1 0 0
A3=B3 A2<B2 × × × × × 0 1 0
A3=B3 A2=B2 A1>B1 × × × ×
10
0
A3=B3 A2=B2 A1<B1 × × × ×
01
0
A3=B3 A2=B2 A1=B1 A0>B0 × × ×
全加器
能将本位的两个二进制数和邻低位来的进位数进行相加。简称
FA（Full Adder）。
输 入 输出ຫໍສະໝຸດ Ai Bi Ci-1 Si Ci 00000
00110
Si Ai Bi Ci1 Ci ( Ai Bi )Ci1 Ai Bi
01010
01101 10010 10101 11001
Ai
∑
10
0
A3=B3 A2=B2 A1=B1 A0<B0 × × ×
01
0
A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 ×1 ×0 01
A3=B3 A2=B2 A1=B1 A0=B0 0
1
0
01 0
A3=B3 A2=B2 A1=B1 A0=B0 0
0
1
00 1
A3=如B3只A对2=两B2个A14=位B1二A进0=制B0数进1 行比1较，无0 来自低0 位的0 比较0信
Y(A>B)
比较结果输出端
4 位数值比较器CT74LS85 逻辑功能示意图
4 位数值比较器CT74LS85 功能表
输
入
输出
A3B3 A2B2 A1B1 A0B0 I (A>B) I (A<B) I (A=B) Y (A>B) Y (A<B) Y (A=B) A3>B3 × × × × × × 1 0 0
Y(A>B) Y(A<B) Y(A=B) 001 010 100 001
A
A AB
Y(A<B)
Y(A=B)
B
B AB
Y(A>B)
4 位数值比较器 CT74LS85
两组相比较的 4 位 二进制数的输入 端
级联输入端
A0
A1
A2 A3
Y (A<B)
B0
B1
Y (A=B)
B2 CT74LS85
B3
I (A<B) I (A=B) I (A>B)