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第八章MOS基本逻辑单元.

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基本逻辑门电路

基本逻辑门电路

基本逻辑门电路————————————————————————————————作者：————————————————————————————————日期：第一节基本逻辑门电路1.1 门电路的概念：实现基本和常用逻辑运算的电子电路，叫逻辑门电路。

实现与运算的叫与门，实现或运算的叫或门，实现非运算的叫非门，也叫做反相器，等等（用逻辑1表示高电平；用逻辑0表示低电平）11.2 与门：逻辑表达式F＝A B即只有当输入端A和B均为1时,输出端Y才为1,不然Y为0.与门的常用芯片型号有:74LS08,74LS09等.11.3 或门：逻辑表达式F＝A+ B即当输入端A和B有一个为1时,输出端Y即为1,所以输入端A和B均为0时,Y才会为O.或门的常用芯片型号有:74LS32等.11.4．非门逻辑表达式F=A即输出端总是与输入端相反.非门的常用芯片型号有:74LS04,74LS05,74LS06,74LS14等.11.5．与非门 逻辑表达式 F=AB即只有当所有输入端A 和B 均为1时,输出端Y 才为0,不然Y 为1.与非门的常用芯片型号有:74LS00,74LS03,74S31,74LS132等.11.6．或非门： 逻辑表达式 F=A+B即只要输入端A 和B 中有一个为1时,输出端Y 即为0.所以输入端A 和B 均为0时,Y 才会为1.或非门常见的芯片型号有:74LS02等.11.7．同或门: 逻辑表达式F=A B+A BA F B11.8.异或门：逻辑表达式F=A B+A B=AF B11.9.与或非门：逻辑表逻辑表达式F=AB+CD AB C F D11.10.RS 触发器：电路结构把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS 触发器，其逻辑电路如图7.2.1.(a)所示。

它有两个输入端R 、S 和两个输出端Q 、Q 。

工作原理 :基本RS 触发器的逻辑方程为：根据上述两个式子得到它的四种输入与输出的关系:1.当R=1、S=0时，则Q=0,Q=1,触发器置1。

mos与门电路

mos与门电路

MOS与门电路详解MOS（Metal-Oxide-Semiconductor）与门电路是一种常见的数字逻辑门电路，它由金属、氧化物和半导体材料组成。

与门电路是一种基本的数字逻辑门电路，它接受两个输入信号并产生一个输出信号。

本文将详细解析MOS与门电路的工作原理以及应用。

MOS与门电路的工作原理MOS与门电路由两个MOS场效应晶体管组成，其中一个是N型MOS场效应晶体管（NMOS），另一个是P型MOS场效应晶体管（PMOS）。

NMOS和PMOS晶体管有不同的导电特性，因此它们可以被用于构建与门电路。

对于MOS与门电路，当输入信号为低电平（通常为0V）时，NMOS的通道导通，PMOS的通道截断，从而使输出信号为高电平（通常为VDD电源电压）。

当输入信号为高电平（通常为VDD电源电压）时，NMOS的通道截断，PMOS的通道导通，从而使输出信号为低电平。

MOS与门电路的工作原理可以用以下逻辑表达式表示：输出 = 输入1 AND 输入2其中，AND操作是逻辑与操作，只有当两个输入信号同时为高电平时，输出信号才为高电平，否则输出信号为低电平。

MOS与门电路的应用MOS与门电路是数字集成电路中最常用的门电路之一，它广泛应用于各种数字电路和系统中。

以下是一些常见的应用场景：1.时序电路：MOS与门电路可以用于构建各种时序电路，如时钟信号的同步与门。

在时序电路中，MOS与门相当于控制信号的开关，用于控制时钟信号的传输和同步。

2.计算机处理器：MOS与门电路是构建计算机处理器中的算术逻辑单元（ALU）和控制单元的基础。

在处理器中，MOS与门电路用于执行诸如加法、乘法、比较和控制等逻辑操作。

3.存储器：MOS与门电路也可以用于构建各种存储器，如静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。

存储器使用与门电路来控制数据读取和写入操作。

4.通信电路：MOS与门电路常用于数字通信系统中的编码和解码电路。

它用于将信号从模拟形式转换为数字形式，并进行相关的信号处理和解码操作。

MOS反相器

MOS反相器

VDS ron = i DS
MOS反相器 反相器
2. MOS反相器 反相器
反相器是最基本的逻辑单元. 管构成反相器有四种类型: 反相器是最基本的逻辑单元.MOS管构成反相器有四种类型: 管构成反相器有四种类型 电阻负载MOS电路 ①电阻负载 电路 输入器件——增强型MOS管 ——增强型 输入器件——增强型 管 PEMOS导通电压小于零 导通电压小于零 负载—— ——电阻 负载——电阻 该电路在集成电路中很少用,在分离元件电路中常用. 该电路在集成电路中很少用,在分离元件电路中常用. PDMOS导通电压大于零 导通电压大于零 反相器: ②E/E MOS反相器:(Enhancement/Enhancement MOS) 反相器 / ) 输入器件——增强型 器件——增强型MOS管 输入器件——增强型 管 NEMOS导通电压大于零 导通电压大于零 负载——增强型MOS管 ——增强型 负载——增强型 管 反相器: ③E/D MOS反相器:(Enhancement/Depletion MOS) 反相器 /Depletion ) NDMOS导通电压小于零 导通电压小于零 输入器件——增强型 器件——增强型MOS管 输入器件——增强型 管 负载——耗尽型MOS管 ——耗尽型 负载——耗尽型 管 ④CMOS反相器(Complementary MOS) 反相器( ) 反相器 E/E MOS和E/D MOS均采用同一沟道的 均采用同一沟道的MOS管; 和 均采用同一沟道的 管 CMOS则采用不同沟道的 则采用不同沟道的MOS管构成反相器. 管构成反相器. 则采用不同沟道的 管构成反相器 输入器件——增强型 器件——增强型PMOS或增强型 或增强型NMOS 输入器件——增强型 或增强型 负载——增强型NMOS或增强型 负载——增强型 或增强型PMOS ——增强型 或增强型

集成逻辑门电路

集成逻辑门电路
uo(V)
3.0 2.0
A
B C
1.0
D
0 0.5 1.5 2.0 3.0
E ui(V)
CD段，uI＞1.3V，VT2开始 段 ＞ ， 开始 导通，只要uI稍有增加 稍有增加， 导通，只要 稍有增加，uO 迅速降到0.3V，该段称为转 迅速降到 ， 折区。 折区。 DE段，uI＞1.4V，VT5 段 ＞ ， 饱和， 为低电平 为低电平0.3V， 饱和，uo为低电平 ， 该段称为饱和区。 该段称为饱和区。
电子技术
当输入端A、B均为高电平UIH(3.6V)时，由于VT1 的基极电位升高，VT1集电结、VT2和VT5的发射 结三个PN结得到正向偏置电压而导通，UBl被钳 位到2.1V，此时VT1发射结全部反偏而截止，集 电结正偏，VT1的基极电流全部灌入VT2基极，使 VT2和VT5进入饱和状态，则VT2的集电极电位 UC2=UBE5+UCE(sat)2=0.7+0.3=1.0(V)，所以 VT3微导通，VT4截止，此时输出端输出低电平 0.3V。
电子技术
8．1．1 典型的 ． ． 典型的TTL与非门 与非门
典型的TTL与非门的电路图如图8-1所示。 1．电路结构
图中VT1、R1、VD1、VD2构成 输入级，其功能是对输入变量A、 B实现与运算。 晶体管VT2和电阻R2、R3构成中 间级，实现倒相功能，其集电极 和发射极各输出一个极性相反的 电压，分别用来控制VT4和VT5的 工作状态。
电子技术
OC门可克服上述问题。如图8-4所示为OC门的电 路结构及逻辑符号。
+VCC R1 R2
A B
A VT1 VT2 VT5 R3 Y B
＆
Y
（a） OC门电路结构 (b)逻辑符号 图8－4 OC门电路

008 MOS基本逻辑单元

008 MOS基本逻辑单元

Q
• 工作原理：
1）第一个时钟周期内， Ф=1 时，数据送入主触发器， Ф=0 数据保存在 主触发器并同时送入从触发器 2）第二个时钟周期内， Ф=1 时，主触发器接收新的数据，从触发器保存 上一周期送入主触发器的数据；
• 电路结构图：
10、施密特触发器
施密特触发器是一种脉冲波形整形电路，它可
以把变化缓慢的信号或变化不规则的信号转换为陡
1.2 NMOS与非门电路
• 由于驱动管串联，所以等效输出电容在不同输入电平是 可能具有不同的数值 • 为了得到与反相器相同的逻辑低电平，要求每个驱动管 的宽长比增大N倍，这使集成度下降，最坏情况下的等效 输出电容也随之增大。
1.3 NMOS组合逻辑电路
•逻辑功能的分析p139
• 逻辑关系图如下：
第八章
MOS基本逻辑单元
因为任何复杂的MOS
数字电路都是由一些基本
的逻辑单元组成的，所以
主要包括或非门、与非门、触发器等等，
在本章，我们学习一下MOS基本逻辑单元，
看看它们的结构和工作原理。
1、NMOS逻辑结构
2、CMOS逻辑结构 3、级联级的负载
复习与思考
4、影响门的电气和物理结构设计的因素 5、各种逻辑类型的比较
Q Q
9.2 CMOS D触发器
以下是由CMOS传输门构成的钟控D触发器的逻辑图、电 路图。 当钟控信号为0时，传输门2导通，形成反馈环，
保存了在钟控信号为1时的输入信息。
Q D Q
Q D Q
• D=0时Q复位 • D=1时Q置位
CMOS传输门D触发器版图结构
• 将两个由反相时钟控制的D触发器级联就得到一个D型 主从触发器， 如右图：

半导体集成电路课后答案

半导体集成电路课后答案

半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。

以下是由关于半导体集成电路的课后答案，希望大家喜欢!一，集成电路的根本制造工艺二，集成电路中的晶体管及其寄生效应三，集成电路中的无源元件四，晶体管-晶体管逻辑电路五，发射极耦合逻辑电路六，集成注入逻辑电路七，MOS反相器八，MOS根本逻辑单元九，MOS逻辑功能部件十，存储器十一，接口电路十二，模拟集成电路中的根本单元电路十三，集成运算放大器十四，MOS开关电容电路十五，集成稳压器十六，D/A，A/D变换器十七，集成电路设计概述十八，集成电路的正向设计十九，集成电路的芯片解剖二十，集成电路设计方法二十一，集成电路的可靠性和可测性设计简介二十二，集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态，此时在输出端可得到 VO=VOH，电路输出高电平。

2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态，此时在输出端可得到 VO=VOL，电路输出低电平。

3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示，与晶体管电压传输特性相似)。

4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。

5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。

6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。

7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。

8 逻辑摆幅VL-输出电平的最大变化区间，VL=VOH-VOL。

9 过渡区宽度VW-输出不确定区域(非静态区域)宽度，VW=VIHmin-VILmax。

10 低电平噪声容限VNML-输入低电平时，所容许的最大噪声电压。

其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。

11高电平噪声容限VNMH-输入高电平时，所容许的最大噪声电压。

微电子学概论复习(知识点总结)

第一章 绪论1.画出集成电路设计与制造的主要流程框架。

2.集成电路分类情况如何？答：3.微电子学的特点是什么？答：微电子学：电子学的一门分支学科微电子学以实现电路和系统的集成为目的，故实用性极强。

微电子学中的空间尺度通常是以微米(μm, 1μm ＝10－6m)和纳米(nm, 1nm = 10-9m)为单位的。

微电子学是信息领域的重要基础学科微电子学是一门综合性很强的边缘学科涉及了固体物理学、量子力学、热力学与统计物理学、材料科学、电子线路、信号处理、计算⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路BiCMOS BiMOS 型BiMOS CMOS NMOS PMOS 型MOS 双极型单片集成电路按结构分类集成电路机辅助设计、测试与加工、图论、化学等多个学科微电子学是一门发展极为迅速的学科，高集成度、低功耗、高性能、高可靠性是微电子学发展的方向微电子学的渗透性极强，它可以是与其他学科结合而诞生出一系列新的交叉学科，例如微机电系统(MEMS)、生物芯片等第二章半导体物理和器件物理基础1.什么是半导体？特点、常用半导体材料答：什么是半导体？金属：电导率106～104(W∙cm-1)，不含禁带；半导体：电导率104~10-10(W∙cm-1)，含禁带；绝缘体：电导率<10-10(W∙cm-1)，禁带较宽；半导体的特点：（1）电导率随温度上升而指数上升；（2）杂质的种类和数量决定其电导率；（3）可以实现非均匀掺杂；（4）光辐照、高能电子注入、电场和磁场等影响其电导率；半导体有元素半导体，如：Si、Ge（锗）化合物半导体，如：GaAs（砷化镓）、InP （磷化铟）硅：地球上含量最丰富的元素之一，微电子产业用量最大、也是最重要的半导体材料。

第八章 数字集成电路基本单元及版图


§7.数字电路标准单元库设计简介

基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现



IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器

瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr

数字电子技术第8章存储器与可编程逻辑器件习题及答案

第8章存储器与可编程逻辑器件8.1存储器概述自测练习1．存储器中可以保存的最小数据单位是（）。

（a）位（b）字节（c）字2．指出下列存储器各有多少个基本存储单元？多少存储单元？多少字？字长多少？（a）2K×8位（）（）（）（）（b）256×2位（）（）（）（）（c）1M×4位（）（）（）（）3．ROM是（）存储器。

（a）非易失性（b）易失性（c）读/写（d）以字节组织的4．数据通过（）存储在存储器中。

（a）读操作（b）启动操作（c）写操作（d）寻址操作5．RAM给定地址中存储的数据在（）情况下会丢失。

（a）电源关闭（b）数据从该地址读出（c）在该地址写入数据（d）答案（a）和（c）6．具有256个地址的存储器有（）地址线。

（a）２５６条（b）６条（c）8条（d）16条7．可以存储２５６字节数据的存储容量是（）。

（a）２５６×１位（b）２５６×８位（c）１Ｋ×４位（d）２Ｋ×１位答案：1． a2．（a）2048×8；2048；2048；8（b）512；256；256；2（c）1024×1024×4；1024×1024；1024×1024；43．a4．c5．d6．c7．b8.2随机存取存储器（RAM）自测练习1.动态存储器（DRAM）存储单元是利用（）存储信息的，静态存储器（SRAM）存储单元是利用（）存储信息的。

2.为了不丢失信息，DRAM必须定期进行（）操作。

3.半导体存储器按读、写功能可分成（）和（）两大类。

4.RAM电路通常由（）、（）和（）三部分组成。

5.6116RAM有（）根地址线，（）根数据线，其存储容量为（）位。

答案：1．栅极电容，触发器2．刷新3．只读存储器，读/写存储器4．地址译码，存储矩阵，读/写控制电路5．11，8，2K×8位8.3 只读存储器（ROM）自测练习1．ROM可分为（）、（）、（）和（）几种类型。

半导体集成电路部分习题答案(朱正涌)

=0.7V, =5V, ，忽略衬底偏置效应。
(1)当 时，欲使 =0.3V，驱动管应取何尺寸?
答：
7.2有一E/D NMOS反相器，若 =2V, =-2V, =25, =5V。
(1)求此反相器的逻辑电平是多少?
答：
第8章MOS基本逻辑单元
复习思考题
8.2图题8.2为一E/D NMOS电路。
(1)试问此电路可实现何种逻辑运算?
第13章集成运算放大器
13.2对于图题13.2所示差分对，设 =100, =0.7V，试求其 和 。
答：
9.5
13.4图题13.4为一个级联射耦对放大器，设 时， , , 。求：
(1) , 及 ；
(2) 和 (若 , )。
答：(1)
(2)
13.5已知射耦对差分放大器电路如图题13.5所示，晶体管的 ， ，试求当 =130mV时的 值。
所示。
提示：先求截锥体的高度
-
然后利用公式： ，
注意：在计算W、L时,应考虑横向扩散。
2.3伴随一个情况下，哪一种偏置会使得寄生晶体管的影响最大?
答：当横向PNP管处于饱和状态时，会使得寄生晶体管的影响最大。
2.8试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA的电流负载下
由 画出隔离槽的四周；
验证所画晶体管的 是否满足 的条件，若不满足，则要对所作
的图进行修正，直至满足 的条件。（ 及己知
）
第3章集成电路中的无源元件
复习思考题
3.3设计一个4kΩ的基区扩散电阻及其版图。
试求：(1)可取的电阻最小线宽 =?你取多少?
答：12μm
(2)粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头?
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V G V T V D ] (3)
2
I DS eff [V G V T V S V G V T V D ] (4)
2 2
比较（3）（4）得：

1
eff 1
2 2
同理可推出N个管子串联使用时，其等效增益因子 为：
2 2
2


将上式代入（1）得：
V G V T V M
2 1 2 2 V V VS V V VD 1 2 G T 1 2 G T
2
I DS1
由等效管得：
[ V G V T V S
1 2 1 2
VOL VDS , A VDS ,B
1
VOL 2[(VOH VTE ) (VOH VTE ) 2
R
[VTL (VOL )]2 ]
可见与非门的VOL为反相器的两倍 为了得到与反相器相同的VOL需要 增大驱动管的尺寸。
可以通过将多个驱动管串联的方式得到多输入与非门， 如图8.6所示，但是为了得到与反相器相同的VOL，每个驱 动管长度应增大N倍（N为输入端数）。
VOL (VOH VTE ) (VOH VTE ) 2
kL [VTL (VOL )]2 k A kB
可见VOL小于只有一个驱动管导通的情况。
设计VOL时应考虑宽长比最小的驱动管对VOL的影响 （原因？）
8.1.2 NMOห้องสมุดไป่ตู้与非门电路
2 k L | VTL (VOL ) |2 k A [2(VGS , A VTA )VDS , A VDS ,A ] 2 k B [2(VOH VTB )VDS , B VDS ,B ]
第八章 MOS基本逻辑单元




8.1 NMOS逻辑结构 8.2 CMOS逻辑结构 8.4 影响门的电气和物理结构设计的因素 8.6 传输门逻辑 8.7 RS触发器 8.9 D触发器
MOS管的串、并联特性

晶体管的驱动能力是用其导电因子β 来表示的， β 值越大，其驱动能力越强。多个管子的串、并 情况下，其等效导电因子应如何推导？
8.4.2 衬偏调制效应
与输出端相连的NMOS管的源极电位与衬底电位不相等， 则该开关管速度就较慢。 （如图8.24a所示） A，B，C三个NMOS截止，D管导通之后又截止，将D 管源极电容C1充电至高电平；所有输入同时变为高电平， 由于D管源极电容C1将通过ABC三个管放电，C1电荷被 放掉后D管才导通，D管导通速度较慢。
eff


i 1
N
1 1
i
二、两管并联：
Vd
Vg
Vg T2 β 2 Vg Vd Ids β eff
T1 β 1
Vs
Vs
I I

DS

DS


V G V T V D ] [ V G V T V S V G V T V D ]
I DS 1 I DS 2 (
8.2.1 CMOS互补逻辑
CMOS与非门
CMOS或非门
8.2.2 伪NMOS结构 提供了一种再CMOS逻辑中模拟NMOS电路的方法
优点：由于输入函数的每个变量仅用 一个MOS管，所以最小负载可以是一个 单位栅极负载。 而CMOS负载是两个单位栅极负载。 主要问题：“下拉电路”导通时要产生 静态功耗。
NMOS逻辑以或非门为主。
8.1.3 NMOS组合逻辑电路
P139图8.7为E/D NMOS的组合逻辑电路，其逻辑关系。。。 输出低电平VOL，最坏情况发生在IL=IA或IL=IB时，即只有一条支 路导通时。 晶体管器件参数W/L的取值：如果(W/L)A和(W/L)B是最小宽长比 值，则电路可简化为一个二输入的或非电路（为什么？），此时 的VOL值为：
Z AB C( D E)
8.2.3动态CMOS逻辑
其核心是一个NMOS管逻辑块 缺点：1）输入信号只能在预充 期间内改变 2）简单的单相时钟动态 CMOS门不能进行级联
预充管：充电到VDD

求值管：有条件的放电
Z AB C( D E)
1
0
Z 高电平
Ф
Ф N1
2 kE [2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
VOL (VOH VTE ) (VOH VTE ) 2
1
NMOS或非门
R
[VTL (VOL )]2
R
kA kL
2 (kA kB )[2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
预充
求值
没有继续放电
N2
继续放电
Ф 图8.14 级连的动态CMOS逻辑
第二个N型逻辑块的输入求值期间 变化了
8.4 影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 （如图8.22所示MOS管串联和并联） m个NMOS串联下降时间为tm，k个PMOS管串联上升 时间为kt 并联则下降上升时间下降为原来的t/m和t/k
eff

1

2
)[ V G V T V S
2

2

2
2
eff


1


2
同理可证，N个Vt相等的管子并联使用时：

eff


N i 1
i
8.1 NMOS逻辑结构
8.1.1 NMOS或非门电路 负载是耗尽型NMOS管。 输入都是0时，两个驱动管同时截止， 输出高电平； 有一管输入1时，输出低电平；
一、两管串联：
Vd T1 β 1 Vm T2 β 2 Vd Vg Ids Vs β eff
Vg
Vs
设：Vt相同，工作在线性区。
I DS1 1 V G V T V M V G V T V D (1)
2 2


I DS1 I DS 2
I DS2 2 V G V T V S V G V T V M (2)
VOL (VOH VTE ) (VOH VTE ) 2
1
R, A
1
[VTL (VOL )]2
或
VOL (VOH VTE ) (VOH VTE ) 2
R,B
[VTL (VOL )]2
图8.8异或门
8.2 CMOS逻辑结构
CMOS逻辑门分析方法与NMOS相似，但是CMOS可以 设计成无比的电路。