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第八章 MOS基本逻辑单元

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MOS管及简单CMOS逻辑门电路原理图

MOS管及简单CMOS逻辑门电路原理图

MOS管及‎简单CMO‎S逻辑门电‎路原理图现代单片机‎主要是采用‎C MOS工‎艺制成的。

1、MOS管 MOS管又‎分为两种类‎型：N型和P型‎。

如下图所示‎：以N型管为‎例，2端为控制‎端，称为“栅极”；3端通常接‎地，称为“源极”；源极电压记‎作Vss，1端接正电‎压，称为“漏极”，漏极电压记‎作VDD。

要使1端与‎3端导通，栅极2上要‎加高电平。

对P型管，栅极、源极、漏极分别为‎5端、4端、6端。

要使4端与‎6端导通，栅极5要加‎低电平。

在CMOS‎工艺制成的‎逻辑器件或‎单片机中，N型管与P‎型管往往是‎成对出现的‎。

同时出现的‎这两个CM‎O S2、CMOS逻‎辑电平高速CMO‎S电路的电‎源电压VD‎D通常为+5V；Vss接地‎，是0V。

高电平视为‎逻辑“1”，电平值的范‎围为：VDD的6‎5%～VDD（或者VDD‎-1.5V～VDD）低电平视作‎逻辑“0”，要求不超过‎V DD的3‎5%或0～1.5V。

+1.5V～+3.5V应看作‎不确定电平‎。

在硬件设计‎中要避免出‎现不确定电‎平。

近年来，随着亚微米‎技术的发展‎，单片机的电‎源呈下降趋‎势。

低电源电压‎有助于降低‎功耗。

VDD为3‎.3V的CM‎O S器件已‎大量使用。

在便携式应‎用中，VDD为2‎.7V，甚至1.8V的单片‎机也已经出‎现。

将来电源电‎压还会继续‎下降，降到0.9V，但低于VD‎D的35%的电平视为‎逻辑“0”，高于VDD‎的65%的电平视为‎逻辑“1”的规律仍然‎是适用的。

3、非门非门（反向器）是最简单的‎门电路，由一对CM‎O S管组成‎。

其工作原理‎如下：A端为高电‎平时，P型管截止‎，N型管导通‎，输出端C的‎电平与Vs‎s保持一致‎，输出低电平‎；A端为低电‎平时，P型管导通‎，N型管截止‎，输出端C的‎电平与VD‎D一致，输出高电平‎。

4、与非门与非门工作‎原理：①、A、B输入均为‎低电平时，1、2管导通，3、4管截止，C端电压与‎V DD 一致‎，输出高电平‎。

第八章 数字集成电路基本单元及版图(续)

第八章 数字集成电路基本单元及版图(续)

漏极开路输出单元
如果希望系统支持多个集成电路的正常逻辑 输出同时到总线以实现某种操作，就必须对集成 电路的输出单元进行特殊的设计以支持“线逻 辑”。同时，总线也将做适当的改变。 漏极开路输出单元结构就是其中的一种。下 图给出了两种漏极开路结构的输出单元，其中 （a）图的内部控制信号是通过反相器反相控制 NMOS管工作的方式，（b）图是同相控制的方 式。
动态存储器DRAM (Dynamic RAM)
主要指标：存储容量、存取速度。
存储容量: 用字数×位数表示，也可只用位数表 示。如，某动态存储器的容量为109位/片。 存取速度：用完成一次存取所需的时间表示。 高速存储器的存取时间仅有10ns左右。
存储单元的等效电路（1）
字线 字线
VP 位线 (a) DRAM 位线 (b) SRAM 位线
漏极开路输出单元
（a）反相器反相控制方式
（b）同相控制的方式
漏极开路结构实现的线逻辑
Vcc bi
A1
A2
目的：减少电 AN
表达式为
路结构和成本
bi A1 A 2 A N A1 A 2 A Nห้องสมุดไป่ตู้
输入、输出双向三态单元（I/O PAD）
在许多应用场合，需要某些数据端同时具有输入、输 出的功能，或者还要求单元具有高阻状态。在总线结构的 电子系统中使用的集成电路常常要求这种I/O PAD。下 图是一个输入、输出双向三态的I/O PAD单元电路。
存储单元的等效电路（2）
字线 Cut 位线 (c) 熔丝型ROM 位线 (d) EROM(EEPROM) 位线 (e) FRAM 字线 浮栅 字线
DRAM
随着高密度存储器的不断发展，存 储单元尺寸逐渐减小，这种趋势使得结 构简单的动态RAM成为首选。 DRAM单元发展过程中出现几个阶 段，这些阶段的发展使得DRAM的单元 面积越来越小。

高二物理竞赛课件MOS模拟集成基本单元电路

高二物理竞赛课件MOS模拟集成基本单元电路

ro= rds1//rds2
2n . 1
I D2 1 2
CO=Cbd1+Cgd2+Cbd2+Cgd1
Av
(s)
Vo (s) Vi (s)
1 Av (0)
1
s
p
( p
1 roCo
)
2023/7/18
11
2.6.3 MOS源耦对 与差动放大器
一、大信号特性：
iD1
iD2
1 2
nvID
4I SS
n
vID 2
图2.6.10 源极耦合对
2023/7/18
12
3
2. 比例电流源
Io2
W2 W1
/ /
L2 L1
IR
Io3
W3 W1
/ /
L3 L1
IR
2023/7/18
4
3. 威尔逊电流源
Io IR
ro (gmrds3 )rds1
2023/7/18
5
4. 改进型威尔逊电流源 在开启电压VGS(th)较大时， T2的VDS2大于T3的VDS3＝VGS3 ，会导致T2和T3的电流失配， 因此增加T4，如右图
2
2.6.1 MOS电流源
1. 镜像电流源
Io
(W2 / L2 )(1 vDS2 ) (W1 / L1)(1 vDS1)
IR
在 vDS1＝vDS2 W2/L2=W1/L1
的情况下： IO＝IR
考虑 vDS的差异，
修正为： Io rds2
2023/7/18
2023/7/18
6
2.6.2 MOS单级放大器
因MOS管的gm低，一般采用有源负载，以增强型（E型）作放大管 和有源负载的电路称为E/E型，以E型管作为放大管，耗尽型 （D型）管作为有源负载称为E/D型，以NMOS管和PMOS管组成的 互补放大器称为CMOS型。

集成电路教案

集成电路教案

《半导体集成电路》课程教学教案课程总体介绍：教材：选用清华大学出版社出版的朱正涌编写的高等学校电子信息类规划教材《半导体集成电路》一书。

根据同学的基础情况参考了上海科技出版社张延庆，张开华编写《半导体集成电路》。

1．该教材参考教学学时为120学时。

2．本教案按教学学时数：64学时编制。

3．教学内容学时分配：第一篇半导体集成电路制造工艺与寄生效应11学时第0章绪论2学时第一章半导体集成电路基本制造工艺5学时第二章集成电路的寄生效应4学时第二篇双极型逻辑集成电路21学时第三章TTL集成电路11学时第四章TTL中大规模集成电路设计与版图设计8学时第五章ECL电路与IIL电路2学时第三篇MOS 逻辑集成电路24学时第六章MOS反相器与传输们10学时第七章MOS基本逻辑门与版图设计8学时第八章MOS存储器6学时第四篇模拟集成电路8学时第九章模拟集成电路中的元器件与基本单元8学时教案结构：课程内容；课程重点；课程难点；基本概念；基本要求。

基本概念视同学的基础可以适当删减。

：课程教案:第一篇半导体集成电路制造工艺与寄生效应11学时第0章绪论2学时第一章半导体集成电路基本制造工艺5学时第二章集成电路的寄生效应4学时绪论2学时课程内容: 认识集成电路；集成电路的定义：集成电路的应用特点；集成电路分类。

1 半导体集成电路的发展史2 集成电路发展的特点3 半导体集成电路的分类4 课程内容介绍及要求课程重点：介绍了何谓集成电路，集成电路发展过程，集成电路是如何分类的（即可分为膜集成电路.半导体集成电路和混合集成电路。

半导体集成电路）是以制造工艺分类的，以集成电路的发展史集成电路有何特点；介绍了何谓半导体集成电路，半导体集成电路的分类（即按照电路中晶体管的导电载流子状况分类，可分为双极型集成电路和单极型集成电路两种；按照电路工作性质分类，可分为数字集成电路和模拟集成电路两种），半导体集成电路的重要概念-集成度，以及半导体集成电路的优点（即体积小重量轻；技术指标先进可靠性高以及便于大批量生产和成本低等）。

008 MOS基本逻辑单元

008 MOS基本逻辑单元

Q
• 工作原理：
1）第一个时钟周期内， Ф=1 时，数据送入主触发器， Ф=0 数据保存在 主触发器并同时送入从触发器 2）第二个时钟周期内， Ф=1 时，主触发器接收新的数据，从触发器保存 上一周期送入主触发器的数据；
• 电路结构图：
10、施密特触发器
施密特触发器是一种脉冲波形整形电路，它可
以把变化缓慢的信号或变化不规则的信号转换为陡
1.2 NMOS与非门电路
• 由于驱动管串联，所以等效输出电容在不同输入电平是 可能具有不同的数值 • 为了得到与反相器相同的逻辑低电平，要求每个驱动管 的宽长比增大N倍，这使集成度下降，最坏情况下的等效 输出电容也随之增大。
1.3 NMOS组合逻辑电路
•逻辑功能的分析p139
• 逻辑关系图如下：
第八章
MOS基本逻辑单元
因为任何复杂的MOS
数字电路都是由一些基本
的逻辑单元组成的，所以
主要包括或非门、与非门、触发器等等，
在本章，我们学习一下MOS基本逻辑单元，
看看它们的结构和工作原理。
1、NMOS逻辑结构
2、CMOS逻辑结构 3、级联级的负载
复习与思考
4、影响门的电气和物理结构设计的因素 5、各种逻辑类型的比较
Q Q
9.2 CMOS D触发器
以下是由CMOS传输门构成的钟控D触发器的逻辑图、电 路图。 当钟控信号为0时，传输门2导通，形成反馈环，
保存了在钟控信号为1时的输入信息。
Q D Q
Q D Q
• D=0时Q复位 • D=1时Q置位
CMOS传输门D触发器版图结构
• 将两个由反相时钟控制的D触发器级联就得到一个D型 主从触发器， 如右图：

半导体集成电路课后答案

半导体集成电路课后答案

半导体集成电路课后答案《现代半导体集成电路》全面介绍了现代半导体集成电路的根底知识、分析与设计方法。

以下是由关于半导体集成电路的课后答案，希望大家喜欢!一，集成电路的根本制造工艺二，集成电路中的晶体管及其寄生效应三，集成电路中的无源元件四，晶体管-晶体管逻辑电路五，发射极耦合逻辑电路六，集成注入逻辑电路七，MOS反相器八，MOS根本逻辑单元九，MOS逻辑功能部件十，存储器十一，接口电路十二，模拟集成电路中的根本单元电路十三，集成运算放大器十四，MOS开关电容电路十五，集成稳压器十六，D/A，A/D变换器十七，集成电路设计概述十八，集成电路的正向设计十九，集成电路的芯片解剖二十，集成电路设计方法二十一，集成电路的可靠性和可测性设计简介二十二，集成电路的计算机辅助设计简介1 电路的关态-指电路的输出管处于截止工作状态时的电路状态，此时在输出端可得到 VO=VOH，电路输出高电平。

2 电路的开态-指电路的输出管处于饱和工作状态时的电路状态，此时在输出端可得到 VO=VOL，电路输出低电平。

3 电路的电压传输特性-指电路的输出电压VO随输入电压Vi变化而变化的性质或关系(可用曲线表示，与晶体管电压传输特性相似)。

4 输出高电平VOH-与非门电路输入端中至少一个接低电平时的输出电平。

5 输出低电平VOL-与非门电路输入端全部接高电平时的输出电平。

6 开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)。

7 关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。

8 逻辑摆幅VL-输出电平的最大变化区间，VL=VOH-VOL。

9 过渡区宽度VW-输出不确定区域(非静态区域)宽度，VW=VIHmin-VILmax。

10 低电平噪声容限VNML-输入低电平时，所容许的最大噪声电压。

其表达式为 VNML=VILmax-VILmin=VILmax- VOL(实用电路)。

11高电平噪声容限VNMH-输入高电平时，所容许的最大噪声电压。

最新半导体集成电路部分习题答案(朱正涌)

半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。

第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。

提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ， 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。

2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。

2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。

给出设计条件如下：答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。

MOS管及简单CMOS逻辑门电路原理图

MOS管及简单CMOS逻辑门电路原理图现代单片机主要是采用CMOS工艺制成的。

1、MOS管 MOS管又分为两种类型：N型和P型。

如下图所示：以N型管为例，2端为控制端，称为“栅极”；3端通常接地，称为“源极”；源极电压记作Vss，1端接正电压，称为“漏极”，漏极电压记作VDD。

要使1端与3端导通，栅极2上要加高电平。

对P型管，栅极、源极、漏极分别为5端、4端、6端。

要使4端与6端导通，栅极5要加低电平。

在CMOS工艺制成的逻辑器件或单片机中，N型管与P型管往往是成对出现的。

同时出现的这两个CMOS管，任何时候，只要一只导通，另一只则不导通（即“截止”或“关断”），所以称为“互补型CMOS管”。

2、CMOS逻辑电平高速CMOS电路的电源电压VDD通常为+5V；Vss接地，是0V。

高电平视为逻辑“1”，电平值的范围为：VDD的65%～VDD（或者VDD-1.5V～VDD）低电平视作逻辑“0”，要求不超过VDD的35%或0～1.5V。

+1.5V～+3.5V应看作不确定电平。

在硬件设计中要避免出现不确定电平。

近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。

低电源电压有助于降低功耗。

VDD为3.3V的CMOS器件已大量使用。

在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。

将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑“0”，高于VDD的65%的电平视为逻辑“1”的规律仍然是适用的。

3、非门非门（反向器）是最简单的门电路，由一对CMOS管组成。

其工作原理如下：A端为高电平时，P型管截止，N型管导通，输出端C的电平与Vss保持一致，输出低电平；A端为低电平时，P型管导通，N型管截止，输出端C的电平与V DD一致，输出高电平。

4、与非门与非门工作原理：①、A、B输入均为低电平时，1、2管导通，3、4管截止，C端电压与V DD 一致，输出高电平。

②、A输入高电平，B输入低电平时，1、3管导通，2、4管截止，C端电位与1管的漏极保持一致，输出高电平。

第八章MOS基本逻辑单元.



V G V T V D ] (3)
2
I DS eff [V G V T V S V G V T V D ] (4)
2 2
比较（3）（4）得：

1
eff 1
2 2
同理可推出N个管子串联使用时，其等效增益因子 为：
2 2
2


将上式代入（1）得：
V G V T V M
2 1 2 2 V V VS V V VD 1 2 G T 1 2 G T
2
I DS1
由等效管得：
[ V G V T V S
1 2 1 2
VOL VDS , A VDS ,B
1
VOL 2[(VOH VTE ) (VOH VTE ) 2
R
[VTL (VOL )]2 ]
可见与非门的VOL为反相器的两倍 为了得到与反相器相同的VOL需要 增大驱动管的尺寸。
可以通过将多个驱动管串联的方式得到多输入与非门， 如图8.6所示，但是为了得到与反相器相同的VOL，每个驱 动管长度应增大N倍（N为输入端数）。
VOL (VOH VTE ) (VOH VTE ) 2
kL [VTL (VOL )]2 k A kB
可见VOL小于只有一个驱动管导通的情况。
设计VOL时应考虑宽长比最小的驱动管对VOL的影响 （原因？）
8.1.2 NMOห้องสมุดไป่ตู้与非门电路
2 k L | VTL (VOL ) |2 k A [2(VGS , A VTA )VDS , A VDS ,A ] 2 k B [2(VOH VTB )VDS , B VDS ,B ]

MOS逻辑门

3
逻辑门电路
3.1 MOS逻辑门电路 3.2 TTL逻辑门电路 *3.3 射极耦合逻辑门电路 *3.4 砷化镓逻辑门电路 3.5 逻辑描述中的几个问题 3.6 逻辑门电路使用中的几个实际问题 * 3.7 用VerilogHDL描述逻辑门电路
1
3. 逻辑门电路
教学基本要求： 1、了解半导体器件的开关特性。
相当于开关“断开” 输出为低电平。 当输入为高电平时： MOS管工作在可变电阻区，
相当于开关“闭合”，
输出为低电平。 MOS管相当于一个由vGS控制的 无触点开关。
16
3.1.4 CMOS 反相器
CMOS反相器是组成CMOS数字集成系统最基本 的逻辑单元电路。由NMOS管和PMOS管组合而 成。
L A B A B
36
3.1.6 CMOS漏极开路（OD）门和三态输出门电路
1.CMOS漏极开路门 1.）CMOS漏极开路门的提出
+VDD +VDD
A
A
输出短接，在一定情况下会产 B
B
1
N1 T N2 T
生低阻通路，大电流有可能导
致器件的损毁，并且无法确定
0
输出是高电平还是低电平。
37
逻辑真值表
vi
D1
vO
vi (A)
0 1 逻辑图
vO(L)
1
L A
S1 TN
0
A
1
19
L
2. 电压传输特性和电流传输特性
用以描述CMOS反相器输出电量与输入电量 之间关系的特性曲线，称为传输特性。 输出电压vO随输入电压vI 的变化而变化的关 系曲线，叫做电压传输特性。 电源流入反相器的功耗电流 IDD与输入电压vI 之间的关系曲线，叫做电流传输特性。
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VOL VDS , A VDS ,B
1
VOL 2[(VOH VTE ) (VOH VTE ) 2
R
[VTL (VOL )]2 ]
可见与非门的VOL为反相器的两倍 为了得到与反相器相同的VOL需要 增大驱动管的尺寸。
可以通过将多个驱动管串联的方式得到多输入与非门， 如图8.6所示，但是为了得到与反相器相同的VOL，每个驱 动管长度应增大N倍（N为输入端数）。
VOL (VOH VTE ) (VOH VTE ) 2
1
NMOS或非门
R
[VTL (VOL )]2
R
kA kL
2 (kA kB )[2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
VOL (VOH VTE ) (VOH VTE ) 2
8.7.1 NMOS RS触发器
≥1
≥1
图8.30 RS触发器
图8.31 NMOS RS触发器
分析：由于M3,M4是耗尽型晶体管，所以触发器输出高电平 是VOH=VDD 假设电路对称，晶体管1、2，3、4的宽长比相等，且MR，MS 处于截止状态，可得：
VOL (VOH VTE ) (VOH VTE ) 2 1
一、两管串联：
Vd T1 β 1 Vg Vm T2 β 2 Vs Ids β eff Vd
Vg
Vs
设：Vt相同，工作在线性区。
I DS1 1 V G V T V M V G V T V D (1
I DS2 2 V G V T V S V G V T V M (2)
8.4.2 衬偏调制效应
与输出端相连的NMOS管的源极电位与衬底电位不相等， 则该开关管速度就较慢。 （如图8.24a所示） A，B，C三个NMOS截止，D管导通之后又截止，将D 管源极电容C1充电至高电平；所有输入同时变为高电平， 由于D管源极电容C1将通过ABC三个管放电，C1电荷被 放掉后D管才导通，D管导通速度较慢。
第八章 MOS基本逻辑单元




8.1 NMOS逻辑结构 8.2 CMOS逻辑结构 8.4 影响门的电气和物理结构设计的因素 8.6 传输门逻辑 8.7 RS触发器 8.9 D触发器
MOS管的串、并联特性

晶体管的驱动能力是用其导电因子β 来表示的， β 值越大，其驱动能力越强。多个管子的串、并 情况下，其等效导电因子应如何推导？
8.4.4 电荷的再分配 对于动态门应考虑电荷的再分配效应。
Ф
Ф
Ф
8.6 传输门逻辑
传输门可分为：单沟道传输门和CMOS传输门。 单沟道传输门仅由NMOS或PMOS管构成。 CMOS传输门由NMOS和PMOS并联构成。
TG
TG
Vc Vc Vout Vin Vin VDD VGND
Vout
单沟道传输门
VOL (VOH VTE ) (VOH VTE ) 2
1
R, A
1
[VTL (VOL )]2
或
VOL (VOH VTE ) (VOH VTE ) 2
R,B
[VTL (VOL )]2
图8.8异或门
8.2 CMOS逻辑结构
CMOS逻辑门分析方法与NMOS相似，但是CMOS可以 设计成无比的电路。
2
I DS eff [V G V T V S V G V T V D ] (4)
2 2
比较（3）（4）得：

1
eff 1
2 2
同理可推出N个管子串联使用时，其等效增益因子 为：
eff


i 1
N
1 1
i
二、两管并联：
预充
求值
没有继续放电
N2
继续放电
Ф 图8.14 级连的动态CMOS逻辑
第二个N型逻辑块的输入求值期间 变化了
8.4 影响门的电气和物理结构设计的因素 8.4.1 MOS管的串联和并联 （如图8.22所示MOS管串联和并联） m个NMOS串联下降时间为tm，k个PMOS管串联上升 时间为kt 并联则下降上升时间下降为原来的t/m和t/k
R
| VTL (VOL ) |2
8.7.2 CMOS RS触发器
≥1
≥1
或非门触发器
图8.33 CMOS或非门RS触发器
CMOS与非门结构RS触发器 （P157 图8.35）
8.9 D触发器 8.9.1 NMOS D触发器
& Ф &
≥1 ≥1
8.9.2 CMOS D触发器
Ф
Ф 图8.41 CMOS传输门D触发器
Z AB C( D E)
8.2.3动态CMOS逻辑
其核心是一个NMOS管逻辑块 缺点：1）输入信号只能在预充 期间内改变 2）简单的单相时钟动态 CMOS门不能进行级联
预充管：充电到VDD

求值管：有条件的放电
Z AB C( D E)
1
0
Z 高电平
Ф
Ф N1
2 2
2


将上式代入（1）得：
V G V T V M
2 V G V T V S 2 1 V G V T V D 2 1 2 1 2
2
I DS1
由等效管得：
[ V G V T V S
1 2 1 2

V G V T V D ] (3)
Ф=1时，TG1导通，TG2截止，Q=D； Ф=0时，TG1截止，TG2导通，两个反相器通过传输门TG2 构成反馈环，保存了Ф=1时的信息
Vc CMOS传输门
当控制端所加电压使MOS管导通时，传输门呈现低导通电阻，它允许电流向 两个方向中的任何一个方向流动。
例：如图8.29所示（P154），传输门构成的异 或非逻辑
8.7 RS触发器
触发器是一种双稳态电路 双稳态电路只有在外界信号作用下，它才能由一种稳定 状态转变为另一种稳定状态。 常见触发器：RS触发器，D触发器，JK触发器，施密 特触发器。 RS触发器是最简单的一种触发器，输入端R，S表示置0 端和置1端。 RS触发器的逻辑关系。。。（P154） RS触发器真值表。。。
2

2

2
2
eff


1


2
同理可证，N个Vt相等的管子并联使用时：

eff


N i 1
i
8.1 NMOS逻辑结构
8.1.1 NMOS或非门电路 负载是耗尽型NMOS管。 输入都是0时，两个驱动管同时截止， 输出高电平； 有一管输入1时，输出低电平；
2 kE [2(VOH VTE )VOL VOL ] kL [VTL (VOL )]2
NMOS逻辑以或非门为主。
8.1.3 NMOS组合逻辑电路
P139图8.7为E/D NMOS的组合逻辑电路，其逻辑关系。。。 输出低电平VOL，最坏情况发生在IL=IA或IL=IB时，即只有一条支 路导通时。 晶体管器件参数W/L的取值：如果(W/L)A和(W/L)B是最小宽长比 值，则电路可简化为一个二输入的或非电路（为什么？），此时 的VOL值为：
8.4.3 源漏电容 在版图设计中常把源漏区合并在一起以减小寄生电容， 如NMOS或非门版图中把NMOS管漏区合并（即使用同一 个漏极），从而减小输出端电容。 如图8.25 实现函数F=（A+B+C）D的门电路 地线可以连接在1点或2点，但选择1点是比较合适的。 因为它连接了3个源区到地。（放电用时较短）
8.2.1 CMOS互补逻辑
CMOS与非门
CMOS或非门
8.2.2 伪NMOS结构 提供了一种再CMOS逻辑中模拟NMOS电路的方法
优点：由于输入函数的每个变量仅用 一个MOS管，所以最小负载可以是一个 单位栅极负载。 而CMOS负载是两个单位栅极负载。 主要问题：“下拉电路”导通时要产生 静态功耗。
Vd
Vg
Vg T2 β 2 Vg Vd Ids β eff
T1 β 1
Vs
Vs
I I

DS

DS


V G V T V D ] [ G V T V S G V T V D ] V V
I DS 1 I DS 2 (
eff

1

2
)[ V G V T V S
kL [VTL (VOL )]2 k A kB
可见VOL小于只有一个驱动管导通的情况。
设计VOL时应考虑宽长比最小的驱动管对VOL的影响 （原因？）
8.1.2 NMOS与非门电路
2 k L | VTL (VOL ) |2 k A [2(VGS , A VTA )VDS , A VDS , A ] 2 k B [2(VOH VTB )VDS , B VDS , B ]