实验3基本时序电路设计

实验三 VHDL 时序逻辑电路设计一、实验目的1．熟悉用VHDL语言设计时序逻辑电路的方法2．熟悉用Quartus文本输入法进行电路设计二、实验所用仪器元件及用途1．计算机：装有Quartus软件，为VHDL语言提供操作场所。

2．直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。

3．数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。

三、实验内容1．用VHDL语言设计实现一个8421码十进制计数器。

（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。

（2）试验结果：VHDL代码和仿真结果。

2．用VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。

（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求。

（2）试验结果：VHDL代码和仿真结果。

3．用VHDL语言设计实现一个控制8个发光二极管亮灭的电路。

（1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。

a.单点移动模式：一个点在8个发光二极管上来回的亮b.幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间点灭，依次往复c.通过拨码开关或按键控制两种模式的转换（2）试验结果：VHDL代码和仿真结果。

四、实验设计思路及过程1.8421码十进制计数器状态转移表左图为8421码十进制计数器的状态转移表，abcd为初状态，ABCD为下一状态，每当有“1”出现时，相应的管脚就亮灯，从而从0000到1001的灯依次出现。

VHDL代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count12 ISPORT(clk,clear:IN STD_LOGIC;q :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END count12;ARCHITECTURE a OF count12 ISSIGNAL q_temp:ATD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(clk)BEGINIF(clk'event and clk='1') THENIF clear='0' THENq_temp<="0000";ELSIF q_temp="1011"THENq_temp<="0000";ELSEq_temp<=q_temp+1;END IF;END IF;END PROCESS;q<=q_temp;END a;2.分频系数为8，输出占空比为50%的分频器的设计左图为八分频器（占空比50%）的状态转移图，其中abc为原状态，ABC为下一状态。

实验5时序电路实验预习实验报告疑问：1、时序电路的组成原理和控制原理分别是什么？2、计算机中的周期，节拍和脉冲之间有什么关系？实验报告一、波形图：参数设置：Endtime:2.0us Gridsize:25.0ns信号设置：clk：时钟信号，设置周期为25ns占空比为50%。

reset: 重置信号，用于清除当前状态机的状态，二进制输入，高电平有效。

qd：启动信号，用于启动状态机，二进制输入，低电平有效。

tj：停机控制信号，用于使状态机保持当前状态，二进制输入，高电平有效。

dp：单拍执行信号，用于使状态机输出且仅输出一次脉冲，二进制输入，高电平有效。

t1，t2，t3，t4：节拍脉冲信号，二进制输出，高电平时有效。

仿真波形１．初始状态(0-25ns)：reset=1,qd=1,tj=0,dp=0，此时为初始化状态，无输出;２．启动(25-550ns)：保持reset=0,使qd=0，则四个节拍脉冲依次有效；３．停机(550-650ns)：保持tj=1，则节拍脉冲停留在t2的状态；４．单拍(650-1000ns)：恢复tj，使dp=1，则经过一个周期的节拍脉冲后不在产生节拍脉冲；５．单拍(1000-1750ns)：使qd=0再次启动状态机,保持dp=1,则输出一个周期的节拍脉冲后将不再有节拍脉冲输出，在单拍状态为结束时再次使qd=0，启动状态机，最后恢复dp，也不再有节拍脉冲出现，此时，节拍的出现主要由qd来控制。

６．重置(1750-2000ns)：使reset=1，此时，所有状态都恢复到初始值。

结论：本实验的设计能正确实现模拟状态机的重置，启动，停机，单拍功能，故电路设计正确。

二、实验日志预习疑问解答：1、 时序电路的组成原理和控制原理分别是什么？答：各种计算机的时序电路不同，但基本结构一样。

时序电路实验的功能就是产生一系列的节拍点位和节拍脉冲，它一般由时钟脉冲源，时序信号产生电路，节拍脉冲和读写时序译码逻辑，启停控制电路等部分组成。

实验时序电路实验报告摘要：时序电路是数字电路中的一种重要电路，它负责控制系统中各个部件和信号的时序关系。

本实验旨在通过设计和实现一个简单的时序电路，加深对时序电路原理的理解，并掌握时序电路设计的基本方法和步骤。

在实验中，我们采用了JK触发器和计数器等器件，通过逻辑电平的高低和输入信号的输入顺序来实现不同的时序控制功能。

通过实验我们发现，在正确配置和连接时序电路的各个部件后，时序电路可以准确地按照预定的时序顺序进行工作，实现了预期的控制效果。

一、实验目的1. 了解时序电路的基本概念和工作原理；2. 掌握JK触发器和计数器的基本特性和设计方法；3. 设计和实现一个简单的时序电路。

二、实验器材和设备1. 实验台板2. 集成电路（IC）：7404、74107、741613. 电源、导线等三、实验原理1. 时序电路简介时序电路又称为序贯电路，是数字电路中按照一定的时序和顺序进行工作的电路。

它根据输入信号和内部时钟信号的时序关系来控制系统的输出，能够实现各种复杂的逻辑控制功能。

时序电路对时钟信号的边沿触发具有较高的要求，通常使用触发器作为时序电路的基本单元。

2. JK触发器JK触发器是一种常用的时序电路元件，具有两个正反馈输入端（J和K）和两个输出端（Q和Q'）。

JK触发器的工作原理是当时钟触发信号为上升沿时，J、K输入信号控制Q输出端的电平状态。

3. 计数器计数器是一种常用的时序电路模块，它可以根据时钟信号的输入进行计数，并输出对应的计数结果。

常见的计数器有二进制计数器、十进制计数器等。

四、实验内容和步骤1. 实验电路的设计根据实验要求和所学知识，设计一个简单的时序电路。

本实验中，我们设计一个由两个JK触发器和一个计数器构成的时序电路。

其中，JK触发器用于接收输入信号和时钟信号，并根据输入信号的顺序和时钟信号的边沿触发生成输出信号；计数器用于对输入信号的个数进行计数，并根据计数结果控制输出信号的状态。

一、实验目的1. 掌握时序逻辑电路的基本原理和设计方法。

2. 熟悉常用时序逻辑电路器件的结构和功能。

3. 培养实际操作能力，提高电路设计水平。

二、实验原理时序逻辑电路是指输出不仅与当前输入有关，还与过去输入有关，即电路的输出状态具有记忆功能的电路。

本实验主要涉及同步计数器和寄存器的设计与测试。

三、实验设备1. 数字电子实验箱2. 示波器3. 信号发生器4. 74LS163、74LS00、74LS20等集成器件四、实验内容1. 设计一个4位同步计数器，实现二进制加法计数功能。

2. 设计一个8位同步寄存器，实现数据的暂存和传送功能。

五、实验步骤1. 4位同步计数器设计（1）根据计数器功能要求，列出状态转换表。

（2）根据状态转换表，画出状态转换图。

（3）根据状态转换图，画出电路图。

（4）将电路图连接到实验箱上，并进行调试。

（5）观察计数器输出，验证计数功能是否正确。

2. 8位同步寄存器设计（1）根据寄存器功能要求，列出数据输入、保持、清除和输出控制信号的真值表。

（2）根据真值表，画出电路图。

（3）将电路图连接到实验箱上，并进行调试。

（4）观察寄存器输出，验证寄存功能是否正确。

六、实验结果与分析1. 4位同步计数器实验结果经过调试，4位同步计数器能够实现二进制加法计数功能。

观察计数器输出，验证计数功能正确。

2. 8位同步寄存器实验结果经过调试，8位同步寄存器能够实现数据的暂存和传送功能。

观察寄存器输出，验证寄存功能正确。

七、实验总结本次实验，我们通过设计4位同步计数器和8位同步寄存器，掌握了时序逻辑电路的基本原理和设计方法。

在实际操作过程中，我们提高了电路设计水平，培养了实际操作能力。

八、实验心得1. 在设计时序逻辑电路时，要充分理解电路功能要求，合理选择器件，确保电路能够实现预期功能。

2. 在调试过程中，要仔细观察电路输出，发现问题及时解决。

3. 通过本次实验，我们对时序逻辑电路有了更深入的了解，为今后学习和实践打下了基础。

时序实验报告总结时序实验报告总结时序实验是计算机科学中的一项重要实验，旨在通过设计和实现时序电路，来加深对数字电路和时序逻辑的理解。

本文将对我在时序实验中的学习和总结进行分享。

实验一：时序电路设计在时序电路设计实验中，我通过学习时序逻辑的基本概念和设计原理，成功完成了一个简单的时序电路设计。

通过该实验，我深入理解了时钟信号、触发器和状态机的概念，并学会了使用Verilog语言进行时序电路的建模和仿真。

实验二：时序电路优化时序电路优化实验是进一步提高时序电路设计能力的关键一步。

在该实验中，我通过对已有电路的分析和优化，实现了电路的性能提升。

通过优化电路的关键路径，我成功降低了电路的延迟，并提高了电路的工作速度。

实验三：时序电路测试时序电路测试是保证电路正确性的重要环节。

在该实验中，我学会了使用测试向量和模拟器对时序电路进行测试。

通过设计全面的测试用例和检查电路的输出波形，我成功发现和解决了电路中的一些问题，并提高了电路的稳定性和可靠性。

实验四：时序电路综合时序电路综合是将逻辑电路转化为物理电路的过程。

在该实验中，我学会了使用综合工具将Verilog代码转化为门级电路，并通过对综合结果的分析和优化，提高了电路的面积效率和功耗性能。

实验五：时序电路布局与布线时序电路布局与布线是将逻辑电路映射到芯片上的过程。

在该实验中，我学会了使用布局与布线工具对电路进行布局和布线，并通过对布局和布线结果的分析和优化，提高了电路的可靠性和稳定性。

实验六：时序电路验证时序电路验证是验证电路设计的正确性和可靠性的重要环节。

在该实验中，我学会了使用仿真和验证工具对电路进行验证，并通过对验证结果的分析和优化，提高了电路的正确性和稳定性。

通过以上实验，我深入了解了时序电路的设计、优化、测试、综合、布局与布线以及验证等方面的知识和技能。

通过实践和总结，我不仅提高了对时序电路的理解和掌握，还培养了问题解决和创新能力。

时序实验的学习过程中，我还遇到了一些挑战和困惑。

时序电路的设计实验报告时序电路的设计实验报告引言：时序电路是数字电路中的一种重要类型，它在各种电子设备中都有广泛应用。

本实验旨在通过设计一个简单的时序电路，来加深对时序电路原理和设计方法的理解。

实验目的：1. 理解时序电路的基本原理和工作方式；2. 掌握时序电路的设计方法；3. 通过实际设计和调试，提高电路设计和故障排除的能力。

实验器材和元件：1. 逻辑门集成电路（例如74LS00、74LS04等）；2. 触发器集成电路（例如74LS74等）；3. 电阻、电容、开关等辅助元件；4. 示波器、数字信号发生器等测试设备。

实验原理：时序电路是根据输入信号的时序关系来控制输出信号的电路。

它通常由触发器、计数器、多路选择器等组成。

触发器是时序电路的基本组成单元，它能够存储和传递数据，并且根据时钟信号的变化来改变输出状态。

实验步骤：1. 根据实验要求，确定时序电路的功能和输入输出要求；2. 根据功能要求，选择合适的逻辑门和触发器进行电路设计；3. 根据设计原理，绘制电路原理图；4. 按照原理图，进行电路的布线和焊接；5. 使用数字信号发生器提供输入信号，通过示波器观察输出信号；6. 调试电路，确保电路按照设计要求正常工作；7. 对电路进行性能测试和稳定性测试；8. 记录实验数据和观察结果；9. 分析实验结果，总结电路设计中的问题和经验。

实验结果：经过设计和调试，本次实验成功实现了所要求的时序电路功能。

输入信号经过时序电路处理后，输出信号按照预期的时序关系变化。

实验数据表明，电路的稳定性和性能良好。

实验总结：通过本次实验，我深入了解了时序电路的原理和设计方法。

在实际操作中，我遇到了一些问题，例如电路布线不当导致信号干扰、触发器的选择不合适等。

通过调试和修改，我逐渐解决了这些问题，并获得了宝贵的经验。

同时，我也意识到了时序电路设计的重要性，它直接影响到整个电子设备的性能和稳定性。

未来展望：时序电路是数字电路中的基础知识，我将继续深入学习和研究相关内容。

《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。

二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。

下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。

下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。

下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。

按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。

下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。

为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。

表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。

在实验的过程中，在防抖电路处有了较大的困难。

由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。

在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。

通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。

时序逻辑电路设计实验心得一、实验简介时序逻辑电路设计实验是数字电路课程中的一个重要实验，旨在让学生掌握时序逻辑电路设计的基本原理和方法，培养学生的实践能力和创新思维。

二、实验内容本次实验主要涉及到以下内容：1. 时序逻辑电路的基本概念和原理；2. 时序逻辑电路的设计方法和步骤；3. 时序逻辑电路的仿真与验证。

三、实验步骤1. 确定设计需求：根据所给条件，确定需要设计的时序逻辑电路的功能和性能指标。

2. 设计状态图：根据设计需求，画出状态转移图，并确定每个状态对应的输出。

3. 设计状态表：将状态转移图转化为状态表，并标注每个状态对应的输出。

4. 设计触发器电路：根据状态表，选择合适的触发器类型，并设计出相应的触发器电路。

5. 设计组合逻辑电路：根据状态表和触发器电路，设计出组合逻辑电路，并将其与触发器电路相连。

6. 仿真验证：使用仿真软件进行仿真验证，检查时序逻辑电路是否符合设计要求。

四、实验心得1. 对于时序逻辑电路的设计，需要先确定设计需求，再进行具体设计。

在确定设计需求时，需要充分考虑实际应用场景和性能要求。

2. 在状态图和状态表的设计过程中，需要注意状态之间的转移条件和输出值的确定。

尽量将状态转移图简化，减少状态数目，提高电路的可靠性。

3. 在选择触发器类型时，需要考虑电路的时序要求和实际应用场景。

常见的触发器类型有D触发器、JK触发器、T触发器等。

4. 在组合逻辑电路的设计过程中，需要充分利用逻辑门和多路选择器等基本元件进行组合，并注意信号延迟和冲突等问题。

5. 在仿真验证过程中，需要认真分析仿真结果，并对不符合要求的地方进行修改和优化。

五、实验总结通过本次时序逻辑电路设计实验，我深入了解了时序逻辑电路的基本原理和方法，并掌握了一定的实践能力。

在今后的学习和工作中，我将继续加强对数字电路知识的学习，并不断提高自己的技能水平。

时序发生设计实验报告实验目的和背景时序发生是数字电路设计中的重要内容，它可以控制信号在不同电平之间的切换时间，实现各种复杂的功能。

本实验的目的是通过设计和实现时序发生电路，加深对时序发生原理的理解，并掌握时序发生的设计方法和技巧。

实验原理时序发生电路通常由时钟信号、触发器和门电路组成。

时钟信号作为时序发生的驱动信号，触发器用于存储并延时信号，门电路用于控制信号的输出。

本实验中，我们采用JK 触发器和与非门电路来设计时序发生电路。

JK 触发器是一种带有置位和复位功能的触发器，它能够根据输入信号的改变在两个稳定状态之间切换。

与非门电路是一种逻辑门电路，它能够实现输入信号的非操作。

实验材料和器件- 集成电路板- JK 触发器芯片- 与非门芯片- 连接线- 示波器实验步骤1. 将JK 触发器芯片、与非门芯片和连接线连接在集成电路板上；2. 根据设计要求，将输入信号和时钟信号连接到JK 触发器芯片的相应引脚；3. 将JK 触发器芯片的输出信号连接到与非门芯片的输入引脚；4. 将与非门芯片的输出信号连接到示波器，以观察信号的变化；5. 根据设计要求，调整触发器的各个引脚的电平和时钟信号的频率。

实验结果和分析在实验中，我们根据设计要求，设计了一个简单的时序发生电路，实现了信号在不同电平之间的切换。

通过观察示波器上的波形图，可以看到信号的切换时间与时钟信号的频率和触发器的延时时间有关。

当时钟信号的频率较高时，信号的切换时间也相应变短；当触发器的延时时间较长时，信号的切换时间也会相应延长。

实验结果表明，通过合理设置触发器的引脚和时钟信号的频率，可以实现复杂的信号处理功能。

同时，观察和分析波形图有助于理解时序发生电路的工作原理和特性。

实验总结通过本次实验，我深入了解了时序发生的原理和设计方法。

通过设计和实现时序发生电路，我掌握了使用JK 触发器和与非门构建时序发生电路的技巧。

通过观察示波器上的波形图，我对时序发生电路的工作原理有了更深入的理解。

时序逻辑电路设计实验报告总结本次实验是关于时序逻辑电路设计的，是一项基础性实验内容。

目的在于通过实验学习并掌握时序电路的设计方法及其实现过程。

在本次实验中，我们学习了时序逻辑电路的实现方式、时序逻辑电路设计中需要掌握的关键点，并完成了相应的实验内容。

实验步骤：1. 组件布线连接。

本次实验需要用到的器材包括：逻辑分析仪、数字电路实验箱等。

首先将数字电路实验箱中的两个 JK 触发器组成的二进制计数器和以成功率为主，在进一步话题构建上努力弥补北方口音的本土语音合成引擎分别与逻辑分析仪进行正确的连接。

2. 测试器件连接正确性。

在这一步，我们将输入‘1’，并进行此操作多次，查看电路是否按照计数器的要求按顺序计数。

此步骤可以验证电路布线连接是否正常，如果不正常则需要重新进行布线连接。

3. 设计时序电路。

在此步骤中，我们需要进行时序电路的设计。

具体操作方法请见下文。

4. 进行电路测试。

在此步骤中，我们将按照设计的时序电路流程对电路进行测试，以验证其是否按照要求工作。

实验结果：在进行实验过程中，我们成功地完成了组成二进制计数器的 JK 触发器的布线连接，并通过多次输入‘1’的测试，确保电路按照计数器的要求正确计数。

随后，我们利用时序图对时序电路进行了设计，并按照设计流程进行了实验测试。

实验总结：时序逻辑电路设计实验是一项基础性实验内容，对于我们在日后进行电路设计和实现过程中有很大的帮助。

本次实验中，我们在实践中掌握了时序电路设计的流程及其实现方法，亲手完成了实验操作，增强了我们的实践技能。

同时，本次实验中，我们还发现了不足之处，对于实验结果进行了反思，提高了我们的思考能力和分析问题的能力。

总之，本次时序逻辑电路设计实验是一次很有意义的实验。

通过实验，我们掌握了更多的实践技能、加深了自己对于电路的理解，并提高了自己的思考能力和分析问题的能力。

希望未来能有更多的实践机会，为我们加深知识、提高能力打下更为坚实的基础。