时序逻辑电路实验报告

时序逻辑实验报告时序逻辑实验报告引言：时序逻辑是计算机科学中的重要概念，它描述了事件在时间上的顺序和发生关系。

在本次实验中，我们将探索时序逻辑的基本原理，并通过实际的电路设计和仿真来加深对其理解。

实验一：时钟信号的生成和分频时钟信号是时序逻辑中的基础，它提供了时间参考，使得电路中的各个元件能够按照特定的时间序列进行操作。

在本实验中，我们首先学习了如何通过计数器和分频器生成时钟信号。

通过调整分频器的参数，我们可以得到不同频率的时钟信号，并观察其对电路行为的影响。

实验二：时序逻辑电路的设计在本实验中，我们将学习如何设计时序逻辑电路。

时序逻辑电路通常由触发器、计数器、状态机等组成，它们能够根据输入信号的变化产生不同的输出。

我们将通过实际的案例来展示时序逻辑电路的设计过程，并使用仿真工具验证其正确性。

实验三：状态机的设计和实现状态机是时序逻辑中常用的模型，它描述了系统根据输入信号的变化而转换的状态。

在本实验中，我们将学习如何设计和实现状态机。

通过定义状态和状态转换条件，我们可以将复杂的系统行为转化为简单的状态转换图，并通过电路实现这些状态转换。

实验四：时序逻辑电路的故障排查时序逻辑电路的故障排查是电子工程师日常工作中的重要环节。

在本实验中，我们将学习如何通过逻辑分析仪和示波器等工具来排查时序逻辑电路的故障。

通过观察信号波形和逻辑分析结果，我们可以确定故障的原因，并采取相应的修复措施。

实验五：时序逻辑电路的应用时序逻辑电路在计算机科学和电子工程中有着广泛的应用。

在本实验中，我们将学习一些时序逻辑电路的典型应用，如计数器、时序多路复用器等。

通过实际的案例，我们可以更好地理解时序逻辑电路在实际系统中的作用和价值。

结论：通过本次实验，我们深入了解了时序逻辑的基本原理和应用。

我们学习了时钟信号的生成和分频，掌握了时序逻辑电路的设计和实现方法，学会了使用工具进行故障排查。

时序逻辑在现代电子系统中起着重要的作用，通过实验的学习，我们对其有了更深入的理解和应用能力。

中小规模时序逻辑电路实验报告(一)实验题目：氧气的实验室制取与性质实验目的：教材45页实验器材：教材45页实验步骤：1、氧气的制备1)查：先在水槽中装适量的水，再检查装置的气密性。

2)上装：往试管中放入kmno4，并在试管口放一团棉花。

3)定：固定各仪器(注意，铁夹夹在试管中上部，试管口要略向下倾斜，酒精灯与试管底部的距离)。

4)好像，把两个装满水的集气瓶联同玻璃片后空翻在水槽中。

5)点，点燃酒精灯，先预热，再集中加热。

6)交，等待气泡已连续、光滑的释出时，已经开始搜集，搜集不好后在水中砌上玻璃片抽出正置于桌上。

7)移，先将导管移出水面。

8)攻灭，最后点燃酒精灯。

2、氧气的性质：1)把蔓延到红肿的木炭伸进至氧气瓶中，点燃后倒入石灰水，震荡。

2)点燃系在螺旋状细铁丝底端的火柴，待火柴快燃尽时，再伸入到o2瓶中。

观察铁丝在氧气中燃烧的现象现象：1、木炭在o2中燃烧，发白光、放热、滴入的石灰水变浑浊。

2、细铁丝在氧气中频繁冷却，火星十足，吸热，分解成一种黑色的熔融物。

实验结论：3、可燃物例如：木炭在氧气里冷却，比在空气里冷却更频繁;在空气中无法冷却的物质例如铁却可以在氧气里冷却，表明o2就是一种化学性质较活泼的气体。

熄灭熄灭(二)实验题目：co2的实验室制取与性质实验目的：教材实验器材：教材实验步骤：1、制取二氧化碳1)相连接装置，检查装置的气密性。

2)往试管中装入大理石，倒入占试管容积1/3的稀盐酸，用胶塞塞住管口，观察现象。

3)用向上排在空气法搜集气体，瓶口砌上玻片。

4)验满，备用2、二氧化碳的性质：教材-现象：1、大理石与稀盐酸反应产生大量气泡，大理石逐渐增大。

2、烧杯内的蜡烛熄灭3、灌入二氧化碳的试管中石蕊变白，冷却后红色渐渐消失4、石灰水中通入气体后变浑浊。

实验结论：1、大理石与稀盐酸的反应：caco3+2hcl=cacl2+co2↑+h2o能够并使回应石灰水变小混浊的气体2、二氧化碳是一种密度比空气大、能溶于水、不支持燃烧、(三)实验题目：冷却的条件实验目的：教材实验器材：教材实验步骤：1、用棉花分别沾酒精和水，放在酒精灯火焰上冷却片刻，观测现象。

实验十一 时序逻辑电路的分析一、 实验目的了解JK 触发器、Ｄ触发器的性能，学习使用由触发器组成的各种时序逻辑电路。

二、实验仪器1． 1台编号为 RTSD －4 的数字电路实验箱 2． 1块编号为 UT70A 的数字万用表3． 2 片编号为74LS112 的集成块，每一片74LS112 内部集成了两个JK 触发器 4． 2 片编号为74LS74 的集成块，每一片74LS74 内部集成了两个D 触发器三、实验内容1． 异步二进制计数器 2． 自循环移位寄存器四、实验原理图CPK图11－1 十六进制计数器原理图CP K图11－2 自循环移位寄存器原理图五、实验操作过程1. 实验准备(a) 熟悉集成块74LS112 和74LS74：74LS112内含有2个JK 触发器，其管脚定义如图11－3所示， 第16号管脚是电源管脚， 接 +5V 电源；第8 号管脚需要接地。

U CC K 2J 2Q 2K 1J 1Q 1地R D 2R D 1CP 1CP 2S D 1S D 2Q 1Q 2图11－3 74LS112 的管脚排列图74LS74内含有2个D 触发器，其管脚定义如图11－4所示，第14管脚是电源管脚，接 +5V 电源；第7 管脚需要接地。

U CCCP 2D 2Q 2Q 1地CP 1D 1R D 1S D 1R D 2S D 2Q 1Q 2图11－4 74LS74 的管脚排列图(b)为了方便电路连线，对原理图中每个信号均进行管脚编号。

例如：图11－1中输出信号Q4 的编号为2 (9)，表示Q4 对应第2片74LS112的第9号管脚；输入信号CP1 的编号为1 (1)，表示CP1 对应第1片74LS112的第1号管脚。

又如：在图11－2中，输出信号Q4 的编号为2 (9)，表示Q4 对应第2片74LS74的第9号管脚；输入信号D1 的编号为1 (2)，表示D1 对应第1片74LS74的第2号管脚。

(c) 打开数字电路实验箱的盖子，接好实验箱的电源线，断开电源开关，在实验箱上配好两片74LS112 集成块、两片74LS74集成块。

时序电路实验预习报告1 、时序电路组成原理和控制原理是什么？时序逻辑电路通常有组合电路和存储电路组成，控制部分主要有时钟信号及其他初态控制信号控制。

2 、状态图中的控制信号对状态的影响主要是：进行不同状态之间的转换控制，以及电路的工作停止或者单步运行。

3 、对状态机进行设置时应注意的问题：首先，应该确定信号状态、转变的条件，不能将转换条件设定错误，否则容易出现状态机不工作等；其次，注意一些控制信号对状态机的影响，其中dp=1时状态机进行单步运行，tj=1时，状态机停止，qd由1到0时，电路启动为1，状态机处于连续工作状态。

思考题：1.时序电路实行了哪几种启停控制逻辑？实行了启动、单拍、停机等控制信号来控制2.举例说明机器周期、节拍、脉冲？通常定义为从内存中读取一个指令字的最短时间，又称机器周期。

如：完成一个取指令需要6个状态周期，那么该机器的机器周期为6个状态周期。

一个节拍电位表示一个CPU周期的时间。

即与上例中的6个状态周期相同。

在一个节拍电位中又包含若干个节拍脉冲，节拍脉冲表示较小的时间单位。

把一个机器周期分为若干个相等的时间段，每一时间段对应一个节拍信号，称为节拍脉冲信号。

节拍的宽度取决于CPU完成一次基本操作的时间，如ALU完成一次正确的运算，寄存器间的一次传送等。

总而言之，节拍与机器周期等同，节拍脉冲即为机器周期的分成若干相等时间段。

3.单步运行状态如何进入？用途是什么？先将dp=0，tj=0，qd由1到0，然后令dp=1，机器进入单步运行状态。

用途是：每次只读一条指令，能观察到微指令的代码与当前微指令的执行结果。

实验日志10月20日今天主要参看了状态机的设定资料，基本学会了怎么样进行状态机的创建基本设定。

但是发现状态机设定中状态向导设定部分需要认真仔细，否则会得到的状态机就会出现各种问题。

10月21日主要进行了实验五中状态机的设定。

设定过程中发现时钟信号和reset 信号必须保留，而且不能进行名字的改变，否则不能进行下一步设定。

实验时序电路实验报告摘要：时序电路是数字电路中的一种重要电路，它负责控制系统中各个部件和信号的时序关系。

本实验旨在通过设计和实现一个简单的时序电路，加深对时序电路原理的理解，并掌握时序电路设计的基本方法和步骤。

在实验中，我们采用了JK触发器和计数器等器件，通过逻辑电平的高低和输入信号的输入顺序来实现不同的时序控制功能。

通过实验我们发现，在正确配置和连接时序电路的各个部件后，时序电路可以准确地按照预定的时序顺序进行工作，实现了预期的控制效果。

一、实验目的1. 了解时序电路的基本概念和工作原理；2. 掌握JK触发器和计数器的基本特性和设计方法；3. 设计和实现一个简单的时序电路。

二、实验器材和设备1. 实验台板2. 集成电路（IC）：7404、74107、741613. 电源、导线等三、实验原理1. 时序电路简介时序电路又称为序贯电路，是数字电路中按照一定的时序和顺序进行工作的电路。

它根据输入信号和内部时钟信号的时序关系来控制系统的输出，能够实现各种复杂的逻辑控制功能。

时序电路对时钟信号的边沿触发具有较高的要求，通常使用触发器作为时序电路的基本单元。

2. JK触发器JK触发器是一种常用的时序电路元件，具有两个正反馈输入端（J和K）和两个输出端（Q和Q'）。

JK触发器的工作原理是当时钟触发信号为上升沿时，J、K输入信号控制Q输出端的电平状态。

3. 计数器计数器是一种常用的时序电路模块，它可以根据时钟信号的输入进行计数，并输出对应的计数结果。

常见的计数器有二进制计数器、十进制计数器等。

四、实验内容和步骤1. 实验电路的设计根据实验要求和所学知识，设计一个简单的时序电路。

本实验中，我们设计一个由两个JK触发器和一个计数器构成的时序电路。

其中，JK触发器用于接收输入信号和时钟信号，并根据输入信号的顺序和时钟信号的边沿触发生成输出信号；计数器用于对输入信号的个数进行计数，并根据计数结果控制输出信号的状态。

一、实验目的1. 掌握时序逻辑电路的基本原理和设计方法。

2. 熟悉常用时序逻辑电路器件的结构和功能。

3. 培养实际操作能力，提高电路设计水平。

二、实验原理时序逻辑电路是指输出不仅与当前输入有关，还与过去输入有关，即电路的输出状态具有记忆功能的电路。

本实验主要涉及同步计数器和寄存器的设计与测试。

三、实验设备1. 数字电子实验箱2. 示波器3. 信号发生器4. 74LS163、74LS00、74LS20等集成器件四、实验内容1. 设计一个4位同步计数器，实现二进制加法计数功能。

2. 设计一个8位同步寄存器，实现数据的暂存和传送功能。

五、实验步骤1. 4位同步计数器设计（1）根据计数器功能要求，列出状态转换表。

（2）根据状态转换表，画出状态转换图。

（3）根据状态转换图，画出电路图。

（4）将电路图连接到实验箱上，并进行调试。

（5）观察计数器输出，验证计数功能是否正确。

2. 8位同步寄存器设计（1）根据寄存器功能要求，列出数据输入、保持、清除和输出控制信号的真值表。

（2）根据真值表，画出电路图。

（3）将电路图连接到实验箱上，并进行调试。

（4）观察寄存器输出，验证寄存功能是否正确。

六、实验结果与分析1. 4位同步计数器实验结果经过调试，4位同步计数器能够实现二进制加法计数功能。

观察计数器输出，验证计数功能正确。

2. 8位同步寄存器实验结果经过调试，8位同步寄存器能够实现数据的暂存和传送功能。

观察寄存器输出，验证寄存功能正确。

七、实验总结本次实验，我们通过设计4位同步计数器和8位同步寄存器，掌握了时序逻辑电路的基本原理和设计方法。

在实际操作过程中，我们提高了电路设计水平，培养了实际操作能力。

八、实验心得1. 在设计时序逻辑电路时，要充分理解电路功能要求，合理选择器件，确保电路能够实现预期功能。

2. 在调试过程中，要仔细观察电路输出，发现问题及时解决。

3. 通过本次实验，我们对时序逻辑电路有了更深入的了解，为今后学习和实践打下了基础。

第1篇一、实验目的1. 理解时序电路的基本概念和组成，掌握时序电路的设计方法和分析方法。

2. 掌握计数器、寄存器、移位寄存器等时序电路的应用。

3. 熟悉FPGA开发环境，能够使用Quartus II设计工具进行时序电路的设计和仿真。

二、实验原理时序电路是数字电路中的一种重要电路，它能够根据输入信号的变化，产生一系列有序的输出信号。

时序电路主要由触发器、逻辑门和时钟信号组成。

1. 触发器：触发器是时序电路的基本单元，具有存储一个二进制信息的功能。

常见的触发器有D触发器、JK触发器、T触发器等。

2. 逻辑门：逻辑门用于实现基本的逻辑运算，如与、或、非、异或等。

3. 时钟信号：时钟信号是时序电路的同步信号，用于控制触发器的翻转。

三、实验内容1. 计数器设计（1）设计一个3位同步二进制加计数器。

（2）设计一个3位同步二进制减计数器。

2. 寄存器设计使用74LS74触发器设计一个双向移位寄存器。

3. 移位寄存器设计使用74LS74触发器设计一个单向移位寄存器。

4. 环形计数器设计使用74LS74触发器设计一个环形计数器。

5. 可控分频器设计使用Verilog HDL语言设计一个可控分频器，实现时钟信号的分频功能。

四、实验步骤1. 使用Quartus II设计工具创建工程，并添加所需的设计文件。

2. 根据实验原理，编写时序电路的Verilog HDL代码。

3. 编译代码，并生成测试平台。

4. 在测试平台上进行仿真，验证时序电路的功能。

5. 将设计下载到FPGA，进行硬件实验。

6. 记录实验结果，分析实验现象。

五、实验结果与分析1. 计数器实验结果（1）3位同步二进制加计数器：按照时钟信号的变化，计数器能够从000计数到111。

（2）3位同步二进制减计数器：按照时钟信号的变化，计数器能够从111减到000。

2. 寄存器实验结果使用74LS74触发器设计的双向移位寄存器，能够实现数据的左移和右移功能。

3. 移位寄存器实验结果使用74LS74触发器设计的单向移位寄存器，能够实现数据的左移功能。

时序逻辑电路的Verilog HDL 实现一.实验要求(1)：编写JK 触发器、8位数据锁存器、数据寄存器的Verilog HDL 程序，并实现其仿真及其测试程序；(2)：在实验箱上设计含异步清零和同步使能的计数器。

(3)：进行波形仿真测试后；画出仿真波形。

(4)：写出实验心得二．实验内容：（1）1.JK 触发器的元件符号如图7.14所示，其中J 、K 是数据输入端，CLR 是复位控制输入端，当CLR=0时，触发器的状态被置为0态；CLK 是时钟输入端；Q 和QN 是触发器的两个互补输出端。

JK 触发器的状态方程为Q n+1 ＝J Q n ＋K Q nJK 触发器的verilog HDL 程序module jkff_rs(clk,j,k,q,rs,set); input clk,j,k,set,rs;output reg q;always@(posedge clk,negedge rs,negedge set)begin if(!rs) q<=1'b0;else if(!set) q<=1'b1;else case({j,k})2'b00:q<=q;2'b01:q<=1'b0;2'b10:q<=1'b1;2'b11:q<=~q;default:q<=1'bx;endcaseendendmoduleJK 触发器的功能：带异步清0，异步置１（低电平有效）JK 触发器的仿真结果JK 触发器的元件符号2.8位数据锁存器锁存器元件符号如图所示。

CLR是复位控制输入端，当CLR=0时，8位数据输出Q[7..0]=00000000。

ENA是使能控制输入端，当ENA=1时，锁存器处于工作状态，输出Q[7..0]＝D[7..0]；ENA=0时，锁存器的状态保持不变。

OE是三态输出控制端，当OE=1时，输出为高阻态；OE=0时，锁存器为正常输出状态。

时序逻辑电路实验报告时序逻辑实验报告（时序逻辑实验报告1）。

实验目的1。

掌握同步计数器的设计方法和测试方法。

2掌握常用积分计数器的逻辑功能和使用方法。

第二，lshd数字信号盒。

该计数器不仅可用于计数，还可用于分频、定时和数字运算。

在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。

2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。

其功能表如下表所示。

74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。

其他函数与74lsl61相同，区别在于删除是同步的。

此图显示两个管脚的外部示意图。

表74lsl61功能表3。

应用集成计数器实现了正常情况下的任意一种计数器。

任何玛丽计数器的结构都可以分为三种类型。

第一种类型是由触发器组成的简单计数器。

第二种类型由一个集成的二进制计数器组成。

第三种类型是移位寄存器，它由移位寄存器组成。

在第一类中，您可以使用顺序逻辑电路进行设计。

在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。

当m较大时，可以通过级联多个计数器来实现。

实现方法有两种：反馈设置法和反馈清除法。

第三种类型是移位寄存器计数器，它由移位寄存器组成。

4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。

实验内容及步骤?1。

综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。

然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。

根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。

然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。

注意观察电路是否能自动启动，否则不能将电路设置为有效状态。

实验六时序逻辑电路测试及研究一、实验目的1、掌握计数器电路分析及测试方法。

2、训练独立进行实验的技能。

二、实验仪器及器件1、双踪示波器、实验箱2、实验用元器：74LS00 1片 74lS73 2片 74LS175 1片 74LS10 1片三、实验内容、测试电路及测试表格1、异步二进制计数器(1) 按图5.1 接线。

(2) 由CP 端输入单脉冲，测试并记录Q1—Q4 状态及波形(可调连续脉冲)。

表6.12、异步二—十进制加法计数器(1) 按图5.2 接线。

QA、QB、QC、QD 4 个输出端分别接发光二极管显示，CP 端接连续脉冲或单脉冲。

(2)在CP 端接连续脉冲，观察CP、QA、QB、QC、QD 的波形。

(3) 画出CP、QA、QB、QC、QD 的波形。

表6.23、移位寄存器型计数器(1) 按图5.3 接线构成环形计数器，将A、B、C、D 置为1000，用单脉冲计数，记录各触发器状态。

表6.3(2)改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观察计数器能否正常工作。

分析原因。

分析：输出端没有任何波形，故计数器没有正常工作。

这是因为在这个计数器循环中，当有且只有一位被置“1”时，才可以进入有效循环。

而出现两个“1”时，不在有效循环内，故无法工作。

从此部分实验，我明白了设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启动。

因为有些同步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状态，故应检查自启动能力。

时序逻辑电路的特点：时序逻辑电路是指任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，在电路结构上，必定含有具有记忆功能的存储电路。

在任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，其结构特点是由存储电路和组合电路两部分组成。

时序电路的状态是由存储电路来记忆的，因而在时序逻辑电路中，触发器是必不可少的，而组合逻辑电路在有些时序电路中则可以没有。

时序逻辑电路设计实验报告总结本次实验是关于时序逻辑电路设计的，是一项基础性实验内容。

目的在于通过实验学习并掌握时序电路的设计方法及其实现过程。

在本次实验中，我们学习了时序逻辑电路的实现方式、时序逻辑电路设计中需要掌握的关键点，并完成了相应的实验内容。

实验步骤：1. 组件布线连接。

本次实验需要用到的器材包括：逻辑分析仪、数字电路实验箱等。

首先将数字电路实验箱中的两个 JK 触发器组成的二进制计数器和以成功率为主，在进一步话题构建上努力弥补北方口音的本土语音合成引擎分别与逻辑分析仪进行正确的连接。

2. 测试器件连接正确性。

在这一步，我们将输入‘1’，并进行此操作多次，查看电路是否按照计数器的要求按顺序计数。

此步骤可以验证电路布线连接是否正常，如果不正常则需要重新进行布线连接。

3. 设计时序电路。

在此步骤中，我们需要进行时序电路的设计。

具体操作方法请见下文。

4. 进行电路测试。

在此步骤中，我们将按照设计的时序电路流程对电路进行测试，以验证其是否按照要求工作。

实验结果：在进行实验过程中，我们成功地完成了组成二进制计数器的 JK 触发器的布线连接，并通过多次输入‘1’的测试，确保电路按照计数器的要求正确计数。

随后，我们利用时序图对时序电路进行了设计，并按照设计流程进行了实验测试。

实验总结：时序逻辑电路设计实验是一项基础性实验内容，对于我们在日后进行电路设计和实现过程中有很大的帮助。

本次实验中，我们在实践中掌握了时序电路设计的流程及其实现方法，亲手完成了实验操作，增强了我们的实践技能。

同时，本次实验中，我们还发现了不足之处，对于实验结果进行了反思，提高了我们的思考能力和分析问题的能力。

总之，本次时序逻辑电路设计实验是一次很有意义的实验。

通过实验，我们掌握了更多的实践技能、加深了自己对于电路的理解，并提高了自己的思考能力和分析问题的能力。

希望未来能有更多的实践机会，为我们加深知识、提高能力打下更为坚实的基础。

一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。

2. 掌握时序逻辑电路的设计方法和测试方法。

3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。

二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。

本实验主要涉及计数器和寄存器两种时序逻辑电路。

计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。

常见的计数器有二进制计数器、十进制计数器和可编程计数器等。

寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。

常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。

三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。

（2）设计一个10进制计数器，实现0-9的循环计数。

2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。

（2）设计一个移位寄存器，实现数据的右移和左移。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试计数器的计数功能。

2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试寄存器的存储和读取功能。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。

（2）10进制计数器能够实现0-9的循环计数。

2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。

（2）移位寄存器能够实现数据的右移和左移。

3. 时序逻辑电路测试（1）计数器的计数功能正常。

时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。

二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。

它能够根据输入信号的状态和过去的状态来决定输出信号的状态。

时序逻辑电路包括触发器、计数器、移位寄存器等。

2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。

3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。

4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。

四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。

2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。

同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。

3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。

加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。

4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。

时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。

5. 综合验证综合验证包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。

二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。

其基本结构包括触发器、计数器等。

触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。

计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。

三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。

（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。

（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。

2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。

（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。

（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。

四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。

在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。

2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。

在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。

五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。

实验题目实验题目 时序逻辑电路时序逻辑电路 小组合作小组合作一、实验目的一、实验目的1、掌握由集成触发器构成的二进制计数电路的工作原理。

、掌握由集成触发器构成的二进制计数电路的工作原理。

2、掌握中规模集成计数器的使用方法。

、掌握中规模集成计数器的使用方法。

3、学习运用上述组件设计简单计数器的技能。

、学习运用上述组件设计简单计数器的技能。

4、验证计数器、寄存器的逻辑功能。

、验证计数器、寄存器的逻辑功能。

5、使用74LS248显示计数器。

显示计数器。

二．实验环境二．实验环境1、数字电路试验箱、数字电路试验箱 1 1台2、共阴极数码显示器、共阴极数码显示器 2 2个3、集成电路：、集成电路：双双D 触发器触发器 74LS74 2 74LS74 2片 16进制计数器进制计数器 74LS160 1 74LS160 1片 数码显示管数码显示管数码显示管 74LS248 1 74LS248 1片 三、实验内容与步骤三、实验内容与步骤1、寄存器，利用两片74LS74芯片，组成如图5.1所示具有存储和移位功能的电路，即为寄存器，用于寄存一组二值代码，和移位功能的电路，即为寄存器，用于寄存一组二值代码，N N 位寄存器由N 个触发器组成，可存放一组N 位二值代码。

只要求其中每个触发器可置1，置0。

四位寄存器的电路图如图5.1所示：所示：图5.1 5.1 四位寄存器四位寄存器四位寄存器2 2、用、用K1清零，再试K1为高电平；为高电平；3 3、在串行数据输入中，使、在串行数据输入中，使K2=1K2=1，按动单次脉冲，观察，按动单次脉冲，观察Q0-Q3并记录结果；记录结果；4 4、交替改变、交替改变K2(1011),K2(1011),依次按动单次脉冲，观察并记录实验结依次按动单次脉冲，观察并记录实验结果，绘出波形图。

果，绘出波形图。

5、利用74LS160芯片组成的用于计数、分频、定时、产生节拍脉冲等的电路，脉冲等的电路，按时钟分，按时钟分，同步、同步、异步，按计数过程中数字增减分，异步，按计数过程中数字增减分，加、加、减和可逆，减和可逆，减和可逆，按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二--十进制和循环码…，按计数容量分，十进制，六十进制…同步计数器的原理图如图5.2所示：所示：图5.2 5.2 同步计数器的原理图同步计数器的原理图同步计数器的原理图6、测试74LS160芯片的逻辑功能，测试结果。

实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。

2.掌握时序逻辑电路的设计方法。

3.运用Verilog语言进行时序逻辑电路的设计和仿真。

二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。

时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。

三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。

1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。

2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。

在设计中需要注意时钟的频率和输入信号的变化。

2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。

3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。

4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。

5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。

6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。

7.总结实验结果，撰写实验报告。

五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。

2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。

3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。

时序电路设计实验报告【篇一：时序逻辑电路实验报告】二、时序逻辑电路实验题目1.试用同步加法计数器74ls161（或74ls160）和二4输入与非门74ls20构成百以内任意进制计数器，并采用led数码管显示计数进制。

采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

例如，采用同步加法计数器74ls 161构成60进制加法计数器的参考电路如图2所示。

设计：（一）设计一个固定进制的加法计数器。

（2）利用十六进制的加法计数器74ls61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示0.1.2.3….9，所以一片74ls161只可以控制一个显示器，就要将一片74ls161改为十进制，最后再利用级联的74ls161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，计图如下： a.清零法，异步清零信号为????=qa1qb1qc1qd1?上图中两个一码显示，左边是低位显示，右边为高位显示。

（3）状态转换图为：b,置数法，为了使显示数字范围在0～9，才能使显示译码器显示0～9，则是置数qa1qb1qc1qd1=0000，,在第一个74ls161与第二个之间对进位信号进行改造，将进位信，用两个与非门实现该功能。

则当 =1， =0,且时钟信号来号改为rco=qaqd= qaqdcrld.则设计电路为: 临时，计数器置数qa1qb1qc1qd1=0000，置数信号ld=qa1qb1qc1qd1上图中两个一码显示，左边是低位显示，右边为高位显示。

（二）设计一个进制可以容易改变的加法计数器。

(1)555定时器原理同上书（1）。

（2）同样将低位74ls161片与高位片之间设置成十进制和进位信号和上述一样，（3）在这里增加设置进制改变控制，可以利用四位bcd8421码比较器74ls85进行比较，利用8个数据选择开关进行设置，用一组四位设置进制的十位数字，另一组的四位设置个位数字，当加法计数器的个位和十位数字和设置进制的十位和个位数字相等时，qa=b=1,再经过与非门的处理实现清零信号。