东南大学 数电实验报告 FPGA时序逻辑电路

东南大学电工电子实验中心实验报告数字逻辑设计实践实验一数字逻辑电路实验基础学院电气工程学院指导老师团雷鸣地点 104姓名学号实验日期得分__________1．实验目的（1〕认识数字集成电路，能鉴别各种种类的数字器件和封装；（2〕学习查找器件资料，经过器件手册认识器件；（3〕认识脉冲信号的模拟特点，认识示波器的各种参数及其对测量的影响，认识示波器探头的原理和参数，掌握脉冲信号的各项参数；（4〕认识逻辑解析的根根源理，掌握虚假逻辑解析的使用方法；（5〕掌握实验箱的结构、功能，面包板的根本结构、掌握面包板连接电路的根本方法和要求；（6〕掌握根本的数字电路的故障检查和消除方法。

2．必做实验〔1〕复习仪器的使用， TTL 信号参数及其测量方法用示波器测量并记录频率为 200KHz的 TTL 信号的上升沿时间、下降沿时间、脉冲宽度和高、低电平值。

接线图理论仿真 TTL 图像TTL 实验数据表格测量次数第一次第二次上升时间下降时间正脉宽μsμs负脉宽μsμs高电平低电平〔2〕节实验：电路安装调试与故障消除要求：测出电路对应的真值表，并进行模拟故障排查，记录故障设置情况和排查过程。

接线图真值表F=1，G=1序号S1B1S2B2L 000001 100011 200100 300111 401001 501011 601100 701111 810000 910010 1010100 1110110 1211001 1311011 1411100 1511111思虑题①能否用表格表示U2 8 脚输出端可能出现1 的全部情况当 F=0，G=0或 F=0， G1或 F=1，G=0时，输出端为 1当 F=1，G=1时见下表序号S1B1S2B2100002000130011401005010160111711008110191111② 存在一个使报警器信号灯连续接通的故障，它与输入的状态没关。

那么，什么是最有可能的故障？答：两个集成电路 74HC00与 74HC20未加工作电压 VCC并接地，造成集成电路无法工作， L 素来为低电平， Led 发光。

实验一门电路一、实验目的1.验证常用TTL集成门电路逻辑功能。

2.掌握各种门电路的逻辑符号。

3.掌握Quartus软件的使用。

4.了解集成电路的外引线排列及其使用方法。

二、实验原理和电路集成逻辑门电路是最简单、最基本的数字集成元件。

任何复杂的组合电路和时序电路都可用逻辑门通过适当的组合连接而成。

目前已有门类齐全的集成门电路，例如“与门”、“或门”、“非门”、“与非门”、“或非门”等。

掌握逻辑门的工作原理，熟练、灵活地使用逻辑门是数字技术工作者所必备的基本功之一。

TTL门电路TTL集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广。

在后面的实验中采用74系列TTL集成电路。

它的工作电压为5V±0.5V，逻辑高电平1时≥2.4V，低电平0时≤0.4V。

三、实验内容和步骤TTL门电路逻辑功能验证1、首先建立工程（以后每个实验都要分别建立）。

按图1在Quartus软件中调入相应的标准门电路，并把输入端，输出端分别设置好。

2、新建波形文件，按状态表1中“与”一栏输入A、B（0、1）信号，观察输出结果（发光二极管亮为1，灭为0）填入表1中。

3、按同样的方法，验证“或门”7432，“与非门”7437，“反相器”7404的逻辑功能，并把结果填入表1中。

4、Quartus仿真结果（功能防真和时序防真）(a) 与门Q=A•B 功能仿真时序仿真(a) 与门Q=A•B(b) 或门Q=A﹢B 功能仿真时序仿真(b) 或门Q=A﹢B(c) 与非门Q= A•B功能仿真时序仿真(c) 与非门Q= A•B(d) 反相器Q= A功能仿真时序仿真(d) 反相器Q= A 表1 逻辑功能表实验二译码器一、实验目的1、掌握译码器的工作原理和特点。

2、熟悉常用译码器的逻辑功能和应用。

二、实验原理和电路所谓“译码”就是把代码的特定含义“翻译”出来的过程，而实现译码操作的电路称为译码器。

三、实验内容和步骤译码器实验译码器选用74138，其引脚排列见附录。

东南大学电工电子实验中心实验报告课程名称：数字逻辑设计实践第4次实验实验名称：时序逻辑设计院（系）：生物科学与医学工程学院专业：生物医学工程（7年制）姓名：吴华珍学号：11210102实验室：104 实验组别：无同组人员：无实验时间：2011年11月30日评定成绩：审阅老师：一．实验目的（1）掌握时序逻辑电路的一般设计过程；（2）掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；（3）掌握时序逻辑电路的基本调试方法；（4）熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。

二．必做实验（1）4.4节实验：触发器设计时序逻辑电路内容2．广告流水灯题目：用触发器、组合函数器件和门电路设计一个广告流水等，该流水灯由8个LED组成，工作始终为1暗7亮，且这一暗灯循环右移。

A、写出设计过程，画出设计过程中的电路图，按图连接电路。

分析题目可知，分别存在第一盏灯亮，第二盏灯亮等八种状态，用三位二进制将其编码，用000-111分别表示8中状态，在用3-8译码器译码。

根据分析，电路的状态转化表为：即为计时器。

异步触发：同步触发：J0=K0=1J1=K1=Q0J2=K2=Q1Q0B、将单脉冲加到系统时钟端，静态验证实验电路。

观察：将单脉冲加到系统时钟端，每按一次单脉冲，熄灭的灯想右移一位。

C、将TTL连续信号脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。

内容3．智力竞赛抢答器电路设计如下：清零端：R0=R1=R2=内容5．序列发生器题目：用触发器设计一个具有自启动功能的01011序列信号发生器。

A、写出设计过程，画出电路逻辑图。

分析电路，电路一次输出10011，其状态转化表为：B、搭接电路，并用单脉冲静态验证实验结果。

加单个脉冲，电路一次输出01011；C、加入TTL连续脉冲，用示波器观察并记录时钟脉冲CLK、序列输出端的波形（2）4.6节实验：用时序功能块设计时序电路内容1．简易数字钟题目：设计一个只有小时和时钟功能的简易数字钟。

东南大学电工电子实验中心实验报告课程名称：数字逻辑电路实验第五次实验实验名称：时序逻辑电路设计院（系）：电气工程专业：电气工程及自动化姓名：学号：实验室: 104 实验时间：2013年12月13日评定成绩：审阅教师：一、实验目的1.掌握时序逻辑电路的一般设计过程；2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；3.掌握时序逻辑电路的基本调试方法；4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。

二、实验原理1.时序逻辑电路的特点（与组合电路的区别）：——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。

2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器）触发器实现状态机（流水灯中用到）3.时序电路中的时钟1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端）2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过电路产生，就是用到此原理。

4.常用时序功能块1)计数器（74161）a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联b)序列发生器——通过与组合逻辑电路配合实现（计数器不必考虑自启动）2)移位寄存器（74194）a)计数器（一定注意能否自启动）b)序列发生器（还是要注意分析能否自启动）三、实验内容1.广告流水灯a.实验要求用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。

①写出设计过程，画出设计的逻辑电路图，按图搭接电路。

②将单脉冲加到系统时钟端，静态验证实验电路。

③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。

b．实验数据①设计电路。

1）问题分析流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。

东南大学电工电子实验中心实验报告课程名称：计算机结构与逻辑设计实验第二次实验实验名称：FPGA组合逻辑设计院（系）：吴健雄学院专业：工科试验班姓名：学号：实验室: 103 实验组别：同组人员：实验时间：2018年11月01 日评定成绩：审阅教师：一、实验目的1.掌握使用ISE软件的基本方法，包括设计原理图、功能仿真和时序仿真、管脚绑定等。

2.了解竞争与险象出现的原因，通过ISE 仿真观察波形的毛刺。

3.理解数码管的原理。

二、实验原理（主要写用到的的理论知识点，不要长篇大论）1.ISE软件的相关操作。

2.竞争与险象出现的原因。

三、实验内容必做实验：①在ISE中用原理图输入方法，用一个4选1数据选择器实现如下逻辑函数：∑)(m,8,5,2,1,0(YDCBA=)13,1210,2.函数表达式(预习时完成)：Y D BA C A DC B=++降维：3.电路原理图(预习时完成)：4.仿真结果：5.测试方案：进行管脚绑定，DCBA四个输入与使用大拨码开关。

输出端Y使用LED灯。

数据分析：符合真值表②在ISE中用原理图输入方法，实现如图所示与非门，并利用ISE的软件仿真功能完成以下实验。

电路原理图(预习时完成)：a)输入A为10ns的时钟信号，输入B = ‘1’，查看器件数据手册，在I/O Bank1中选择3个器件管脚分别分配给A、B、Y。

观察并记录功能仿真和时序仿真下Y的输出波形，并对结果进行分析。

仿真结果：1.功能仿真：2.时序仿真：绑定的管脚如下数据分析：功能仿真无延时，时序仿真延时约1.653ns。

可见同一块I/O Bank中存在延时。

符合预估情况。

b)查看器件数据手册，在I/O Bank1中选择2个器件管脚分别分配给A、B，I/O Bank2中选择1个器件管脚分配给Y，重复a的实验内容中的时序仿真部分。

绑定的管脚如下：仿真结果：数据分析：延时约1.655ns，可见在不同I/O Bank 之间传输比相同的I/O Bank中延时时间长。

课程名称：数字电子技术基础实验指导老师：樊伟敏成绩：__________________ 实验名称：时序逻辑电路实验实验类型：设计类同组学生姓名：__________ 一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）四、操作方法和实验步骤五、实验数据记录和处理六、实验结果与分析（必填）七、讨论、心得一、实验目的和要求1. 加深理解时序电路的工作原理。

2. 掌握同步时序逻辑电路的设计与调试方法。

3. 了解集成时序逻辑电路的应用。

4. 提高分析实验中出现的问题的能力，学习自启动电路的设计方法。

二、主要仪器与设备实验选用集成电路芯片：74LS00（与非门）、74LS55（与或非门）、74LS74（双D触发器）、74LS107（双J—K 触发器），74LS161中规模集成计数器，GOS-6051 型示波器，导线，SDZ-2 实验箱。

三、实验内容和原理、数据记录1. 用74LS107型J-K触发器和74LS11三输入与非门设计一个8421BCD码的同步十进制加法计数器并进行实验。

实验原理：手写实验名称：时序逻辑电路实验 姓名： 学号：实验结果：10进制计数器可以正常工作。

2. 用74LS74双D 触发器二片和74LS55或非门三片设计一个三相脉冲分配电路并进行实验。

要求：用环形计数器来构成一个可逆三相脉冲分配电路。

电路的三个输出分别用A 、B 、C 表示，当可逆分配控制端X=“1” 时，输出相序为：A ⇒AB ⇒B ⇒BC ⇒C ⇒AC ⇒A …当可逆分配控制端X=“0” 时，输出相序为：A ⇒AC ⇒C⇒BC ⇒B ⇒AB ⇒A …实验原理：手写实验名称：时序逻辑电路实验 姓名： 学号：实验结果：当x=1时，用示波器观察的波形：仿真得到的波形图：QcQbQbQaQaCP实验名称：时序逻辑电路实验姓名：学号：3. 用74LS161中规模集成计数器和74LS00型与非门，设计一个数字钟电路，分两步分别连接60进制和24进制计数器。

数字规律电路试验第六次试验报告试验题目试验日期广告流水灯2023 年12 月19 日一、试验题目广告流水灯。

用时序器件、组合器件和门电路设计一个广告流水灯，该流水灯由8 个LED 组成，工作时始终为1 暗7 亮，且这一个暗灯循环右移。

1)写出设计过程，画出设计的规律电路图，按图搭接电路；2)验证明验电路的功能；3)将1 秒连续脉冲信号加到系统时钟端，观看并记录时钟脉冲CP、触发器的输出端Q2、Q1、Q0 的波形。

二、试验原理用时序规律电路产生模8 的计数，再用译码器输出凹凸电平，最终LED 灯与译码器的8 个输出引脚相连，实现流水灯。

三、设计过程给出74161 的状态转移真值表0 0 0 0 0 0 0 10 0 0 1 0 0 1 00 0 1 0 0 0 1 10 0 1 1 0 1 0 00 1 0 0 0 1 0 10 1 0 1 0 1 1 00 1 1 0 0 1 1 10 1 1 1 1 0 0 01 0 0 0 1 0 0 11 0 0 1 1 0 1 01 0 1 0 1 0 1 11 0 1 1 1 1 0 01 1 0 0 1 1 0 11 1 0 1 1 1 1 01 1 1 0 1 1 1 11 1 1 1 0 0 0 0观看状态转移真值表可知，的一个周期是的两个周期，也就是说在猎取模8 计数时，可以直接承受，故分别与73138 译码器的CBA 相连，Multisim 仿真如下面包板实现电路如下：左边为74161 芯片，右边为74138 芯片电路板接线如下：红线为高电平，黑线为低电平，绿线为时钟Pocketlab 接线如下四、测试方法及测试结果红线高电平接p1,绿线时钟接p0,黑线接地，翻开pocketlab 开关，设置p0 为时钟，p1 输出高电平，run.观看到流水灯现象。

再依据如下的接线方式，将Q2 Q1 Q0 分别接入p4 p5 p6,设置p4 p5 p6 为输入，观看规律的波形图。

第1篇一、实验目的1. 理解时序电路的基本概念和组成，掌握时序电路的设计方法和分析方法。

2. 掌握计数器、寄存器、移位寄存器等时序电路的应用。

3. 熟悉FPGA开发环境，能够使用Quartus II设计工具进行时序电路的设计和仿真。

二、实验原理时序电路是数字电路中的一种重要电路，它能够根据输入信号的变化，产生一系列有序的输出信号。

时序电路主要由触发器、逻辑门和时钟信号组成。

1. 触发器：触发器是时序电路的基本单元，具有存储一个二进制信息的功能。

常见的触发器有D触发器、JK触发器、T触发器等。

2. 逻辑门：逻辑门用于实现基本的逻辑运算，如与、或、非、异或等。

3. 时钟信号：时钟信号是时序电路的同步信号，用于控制触发器的翻转。

三、实验内容1. 计数器设计（1）设计一个3位同步二进制加计数器。

（2）设计一个3位同步二进制减计数器。

2. 寄存器设计使用74LS74触发器设计一个双向移位寄存器。

3. 移位寄存器设计使用74LS74触发器设计一个单向移位寄存器。

4. 环形计数器设计使用74LS74触发器设计一个环形计数器。

5. 可控分频器设计使用Verilog HDL语言设计一个可控分频器，实现时钟信号的分频功能。

四、实验步骤1. 使用Quartus II设计工具创建工程，并添加所需的设计文件。

2. 根据实验原理，编写时序电路的Verilog HDL代码。

3. 编译代码，并生成测试平台。

4. 在测试平台上进行仿真，验证时序电路的功能。

5. 将设计下载到FPGA，进行硬件实验。

6. 记录实验结果，分析实验现象。

五、实验结果与分析1. 计数器实验结果（1）3位同步二进制加计数器：按照时钟信号的变化，计数器能够从000计数到111。

（2）3位同步二进制减计数器：按照时钟信号的变化，计数器能够从111减到000。

2. 寄存器实验结果使用74LS74触发器设计的双向移位寄存器，能够实现数据的左移和右移功能。

3. 移位寄存器实验结果使用74LS74触发器设计的单向移位寄存器，能够实现数据的左移功能。

《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。

二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。

下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。

下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。

下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。

按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。

下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。

为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。

表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。

在实验的过程中，在防抖电路处有了较大的困难。

由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。

在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。

通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。

时序逻辑电路实验报告一、实验目的1、掌握时序逻辑电路的设计过程。

2、了解时序电路器件的构成，用触发器设计一些简单的时序电路。

二、实验原理如果电路任一时刻的输出不仅取决于当时的输入信号，还取决于电路原来的状态，或者说还与以前的输入信号有关，具备这种逻辑功能特点的电路我们称之为时序逻辑电路。

根据时序电路的时钟信号是否相同，即触发器是否同时翻转，又可以把时序电路分为异步时序电路和同步时序电路。

分析一个时序电路，就是要找出给定时序电路的逻辑功能。

步骤如下：1、从给定逻辑图得出每个触发器的驱动方程；2、由驱动方程得到触发器的状态方程，从而得到时序电路的状态方程组；3、根据逻辑图写出时序电路的输出方程。

4、根据得到的方程式画出逻辑图。

5、检查电路是否能够自启动，进行逻辑修改，实现自启动。

而异步时序电路和同步时序电路的分析方法又不尽相同，在异步时序电路中，状态发生转换时，并不是所有触发器都翻转，只有有时钟信号的才计算触发器次态，没有时钟信号的触发器保持状态不变。

如果想使电路的逻辑功能一目了然，可以用状态转换真值表、状态转换图和时序图等三种方法来表示，他们之间可以相互转换。

为一个四位扭环计数器和其工作波形，并且该计数器可以自行启动。

其工作状态为0000→0001 →0011 →0111 →1111 →1110 →1100 →1000，然后再回到0000重新开始计数。

三、实验器件74175是四D型触发器，有公共的清零端和公共时钟信号，包含四组相同的D触发器，上升沿触发，清零端低电平有效。

四、实验内容1、用D触发器7474设计一个异步减法计数器，验证功能并画出逻辑图。

2、制作任意进制加法计数器。

（7进制计数器，同步）3、用JK触发器7476设计一个九进制同步加法计数器，搭建电路验证其功能，并画出逻辑图。

4、用JK触发器和门电路设计111序列信号检测器，有一个信号输入端口X，一个输出端口Y，当X输入序列111时，输出Y=1。

数字逻辑电路实验简易数字钟日期：2013年12月6日地点：104姓名：学号：审阅教师：得分：一、实验目的（1）掌握时序逻辑电路的一般设计过程；（2）掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；（3）掌握QuartusⅡ5.0的使用二、实验原理特点外引线排列图•用于快速计数的内部超前进位•用于n 位级联的进位输出•同步可编程序•有置数控制线•二极管箝位输入•直接清零•同步计数典型参数：f 工作频率=32MHzPd=93mW说明：这种同步可预置十进计数器是由四个D 型触发器和若干个门电路构成，内部有超前进位，具有计数、置数、禁止、直接（异步）清零等功能。

对所有触发器同时加上时钟，使得当计数使能输入和内部门发出指令时输出变化彼此协调一致而实现同步工作。

这种工作方式消除了非同步（脉冲时钟）计数器中常有的输出计数尖峰。

缓冲时钟输入将在时钟输入上升沿触发四个触发器。

这种计数器是可全编程的，即输出可预置到任何电平。

当预置是同步时，在置数输入上将建立一低电平，禁止计数，并在下一个时钟之后不管使能输入是何电平，输出都与建立数据一致。

清除是异步的（直接清零），不管时钟输入、置数输入、使能输入为何电平，清除输入端的低电平把所有四个触发器的输出直接置为低电平。

超前进位电路无须另加门，即可级联出n 位同步应用的计数器。

它是借助于两个计数使能输入和一个动态进位输出来实现的。

两个计数使能输入（ENP 和ENT）计数时必须是高电平，且输入ENT 必须正反馈，以便使能动态进位输出。

因而被使能的动态进位输出将产生一个高电平输出脉冲，其宽度近似等于QA 输出高电平。

此高电平溢出进位脉冲可用来使能其后的各个串联级。

使能ENP 和ENT 输入的跳变不受时钟输入的影响。

电路有全独立的时钟电路。

改变工作模式的控制输入（使能ENP、ENT 或清零）纵使发生变化，直到时钟发生为止，都没有什么影响。

计数器的功能（不管使能、不使能、置数或计数）完全由稳态建立时间和保持时间所要求的条件来决定。

一、实验目的1. 熟悉数字电路的基本组成和设计方法。

2. 学习组合逻辑电路和时序逻辑电路的设计与实现。

3. 掌握Verilog HDL语言进行数字电路的设计与仿真。

4. 提高数字电路分析与设计能力。

二、实验内容本次实验主要设计一个数字钟电路，要求实现以下功能：1. 显示时、分、秒，时间周期为24小时。

2. 时间基准为1秒对应1Hz的时钟信号。

3. 可通过按键进行校时。

三、实验原理数字钟电路主要由以下部分组成：1. 振荡器：产生基准时钟信号。

2. 分频器：将基准时钟信号分频，得到1Hz的时钟信号。

3. 计数器：对1Hz的时钟信号进行计数，实现秒、分、时的计时。

4. 显示器：将计时结果显示出来。

5. 校时电路：通过按键进行校时操作。

四、实验步骤1. 使用Verilog HDL语言编写数字钟电路的代码。

2. 使用ModelSim进行仿真，验证电路功能。

3. 将代码编译并下载到FPGA芯片上。

4. 在FPGA开发板上进行实验，测试电路功能。

五、实验代码```verilogmodule digital_clock(input clk, // 基准时钟信号input rst_n, // 复位信号，低电平有效 input set, // 校时按键output [5:0] h, // 时output [5:0] m, // 分output [5:0] s // 秒);reg [23:0] counter; // 计数器reg [23:0] h_counter; // 时计数器reg [23:0] m_counter; // 分计数器reg [23:0] s_counter; // 秒计数器// 时计数器always @(posedge clk or negedge rst_n) beginif (!rst_n) beginh_counter <= 24'd0;end else beginif (counter >= 24'd86400) beginh_counter <= h_counter + 24'd1;counter <= 24'd0;end else begincounter <= counter + 24'd1;endendend// 分计数器always @(posedge clk or negedge rst_n) begin if (!rst_n) beginm_counter <= 24'd0;end else beginif (h_counter >= 24'd24) beginm_counter <= m_counter + 24'd1; h_counter <= 24'd0;end else beginm_counter <= m_counter + 24'd1; endendend// 秒计数器always @(posedge clk or negedge rst_n) begin if (!rst_n) begins_counter <= 24'd0;end else beginif (m_counter >= 24'd59) begins_counter <= s_counter + 24'd1;m_counter <= 24'd0;end else begins_counter <= s_counter + 24'd1;endendend// 时、分、秒输出assign h = h_counter[5:0];assign m = m_counter[5:0];assign s = s_counter[5:0];endmodule```六、实验结果1. 仿真结果：使用ModelSim对代码进行仿真，验证电路功能。

实验四FPGA 时序逻辑设计学习目标1、了解可编程数字系统设计的流程2、掌握Quartus II 软件的使用方法3、掌握原理图输入方式设计时序逻辑电路的方法和流程必做实验1、实验内容：设计一个电路，用4×4 矩阵键盘输入一个 4 位数，并在数码管上显示，要求如下：（1）输入时，数字顺序是从左到右。

例如，顺序输入0、1、2、3 应该在数码管上显示“0123” 。

（2）比较输入数值，比较结果用 1 个LED 显示。

如果输入值和你的学号后 4 位相等，则LED灯亮，不等LED灭。

（3）实验箱上的数码管内部已译码，4×4 键盘上拉电阻也已连接好。

2、实验要求：1、根据设计要求划分设计层次、单元模块和接口信号，在预习报告上记录设计过程，绘制系统框图，每个模块的状态转移图或ASM 图，并设计验证方案。

2、用原理图输入法设计所有单元模块并编译，分析编译时产生的错误和警告信息3、对所有的单元模块进行功能仿真，并记录和分析全部仿真结果4、在顶层文件中连接全部单元模块并编译、综合、分配管脚和适配。

5、对整个系统进行时序仿真，并记录和分析仿真结果。

6、将仿真正确的设计下载到实验箱上，连接输入输出设备和示波器进行板级验证实验内容设计原理矩阵式键盘，将I/O线分别组成行、列结构，按键设置在行列的交点上。

4×4行列键用4条I/O线作为行线，4条I/O线作为列线所组成的的键盘，16个按键分别设置在行、列线的交点处，行线、列线分别连接到按键开关的两端。

所有的行线和列线都通过上拉电阻接电源，钳位在高电平状态。

相比较独立式按键，4×4行列式键盘只需要8 根I/O 线就实现了16个按键，节省了8个I/O口。

但由于行、列线为多键共用，各按键彼此将相互发生影响，必须将行、列线信号配合起来并作适当的处理，才能确定闭合键的位置。

通过对行线轮流加低电平信号，的值在1110，1101，1011和0111之间变化。

一、实验目的1. 理解数字电路的基本组成和基本原理。

2. 掌握常用数字电路的分析和设计方法。

3. 提高动手实践能力，加深对数字电路理论知识的理解。

二、实验内容本次实验主要包含以下内容：1. 数字电路基础实验2. 组合逻辑电路实验3. 时序逻辑电路实验三、实验仪器与设备1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 计算器5. 实验指导书四、实验原理1. 数字电路基础实验：通过实验了解数字电路的基本组成和基本原理，包括逻辑门、编码器、译码器等。

2. 组合逻辑电路实验：通过实验掌握组合逻辑电路的分析和设计方法，包括加法器、编码器、译码器、数据选择器等。

3. 时序逻辑电路实验：通过实验掌握时序逻辑电路的分析和设计方法，包括触发器、计数器、寄存器等。

五、实验步骤1. 数字电路基础实验- 连接实验箱，检查电路连接是否正确。

- 按照实验指导书的要求，进行逻辑门、编码器、译码器等电路的实验。

- 观察实验结果，分析实验现象，并记录实验数据。

2. 组合逻辑电路实验- 连接实验箱，检查电路连接是否正确。

- 按照实验指导书的要求，进行加法器、编码器、译码器、数据选择器等电路的实验。

- 观察实验结果，分析实验现象，并记录实验数据。

3. 时序逻辑电路实验- 连接实验箱，检查电路连接是否正确。

- 按照实验指导书的要求，进行触发器、计数器、寄存器等电路的实验。

- 观察实验结果，分析实验现象，并记录实验数据。

六、实验结果与分析1. 数字电路基础实验- 通过实验，验证了逻辑门、编码器、译码器等电路的基本原理和功能。

- 实验结果符合理论预期，验证了数字电路的基本组成和基本原理。

2. 组合逻辑电路实验- 通过实验，掌握了组合逻辑电路的分析和设计方法。

- 实验结果符合理论预期，验证了组合逻辑电路的基本原理。

3. 时序逻辑电路实验- 通过实验，掌握了时序逻辑电路的分析和设计方法。

- 实验结果符合理论预期，验证了时序逻辑电路的基本原理。

时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。

二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。

它能够根据输入信号的状态和过去的状态来决定输出信号的状态。

时序逻辑电路包括触发器、计数器、移位寄存器等。

2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。

3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。

4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。

四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。

2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。

同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。

3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。

加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。

4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。

时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。

5. 综合验证综合验证包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

东南大学数字电路实验报告（二）东南大学电工电子实验中心实验报告课程名称：数字逻辑电路实验第二次实验实验名称：门电路和组合逻辑院（系）：电气工程专业：电气工程及自动化姓名：学号：实验室: 104 实验时间：2021年11月8日评定成绩：审阅教师：一、实验目的（1）掌握TTL和CMOS器件的静态特性和动态特性测量方法及这些特性对数字系统设计的影响；（2）掌握通过数字器件手册查看器件静态和动态特性参数；（3）掌握不同结构的数字器件之间的互连；（4）掌握OC门和三态门的特性和使用方法；（5）加深示波器测量技术的训练；（6）掌握小规模组合逻辑的工程设计方法；（7）了解竞争和冒险的产生原因，消除方法，掌握用示波器和逻辑分析捕捉毛刺的方法。

二、实验器材74LS0074LS2074LS24474HC0174LS04三、必做实验1.（1）用 OC 门实现三路信号分时传送的总线结构a. 用OC门实现三路信号分时传送的总线结构，框图如图2.5.5所示，功能如表2.5.2所示。

（注意OC门必须外接负载电阻和电源，EC取5V）D2A2D1A1D0A0待设计电路表2.5.2 设计要求的逻辑功能控制输入输出 A0 1 0 0 Y D0 D1 D2 YA2 0 0 1 A1 0 1 0 图2.5.5三路分时总线原理框图① 查询相关器件的数据手册，计算OC门外接负载电阻的取值范围，选择适中的电阻值，连接电路。

RCmax?EC?VOHmin5?4.9??66.7?103(?) ?6nICEO?N'?IIH3?0.5?10EC?VOLmax5?0.26??911.5 (?) ?3IOLmax?N?IIL5.2?10RCmin?选取RC?2k?。

设计图如右图所示接线图如下② 静态验证：控制输入和数据输入端加高低电平，用电压表测量输出高低电平的电压值，注意测量A2A1A0=000时的输出值。

X D1 X X 0 1 X X X D0 0 1 X X X X X 输出Y 0 1 0 1 0 1 1 电压/V 0.195 5.0170.194 5.013 0.193 5.011 5.008 ③ 动态验证：控制输入加高低电平，数据输入端加连续脉冲信号，用示波器双踪显示输入和输出波形，测量波形的峰峰值、高电平电压和低电平电压，对结果进行分析并解释为什么要选择“DC”。

一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。

二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。

其基本结构包括触发器、计数器等。

触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。

计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。

三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。

（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。

（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。

2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。

（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。

（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。

四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。

在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。

2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。

在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。

五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。

数电实验三东南大学电工电子实验中心实验报告课程名称：计算机逻辑结构及设计第三次实验实验名称：时序逻辑电路院（系）：吴健雄学院专业：姓名：学号：实验室: 实验组别：同组人员：实验时间：年月日评定成绩：审阅教师：一、实验目的1.2.3.4.5.6. 掌握时序逻辑电路的一般设计过程掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求掌握时序逻辑电路的基本调试方法熟练使用示波器和逻辑分析仪观察波形图掌握ISE软件的使用方法掌握VHDL语言二、实验原理数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。

组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。

而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

常用时序逻辑器件：1. D触发器D触发器有六个端口，CP接时钟周期信号，D为信号输入端。

Q 和~Q为信号输出端，~S和~R为使能控制端。

在两个使能控制端都输入1时触发器锁存D，~R为0，~S为1时输出Q为1，反之输出Q 为0.不允许两个使能端同时为0，会造成不稳定的未知状态。

D触发器是时序逻辑电路的基本器件，主要作用是在时钟信号上升沿将D的信号输出。

2. MSI计数器计数器74161为模16计数器，其中包含两个使能端ENP和ENT，一个同步置数端~L,置数输入端D0~3，异步清零端~CLR，输出端Q0~3以及进位信号CO。

计数器在时钟的上升沿输出加1.除了74161外，还有74160、74163、74193、74197、74192等等，不同的MSI计数器有不同的特殊功能，但本质都类似，只是遵循不同的码制，清零置数方式以及增减模式而已。

计数器常用来制作分频器。

3. 移位寄存器移位寄存器74194包括工作模式控制端S1S0，置数输入端D0~3，输出端Q0~3以及串行输入端。

东南大学电工电子实验中心实验报告课程名称：数字逻辑电路设计实践第4 次实验实验名称：基本时序逻辑电路院（系）：信息科学与工程学院专业：信息工程姓名：学号：实验室: 实验组别：同组人员：无实验时间：评定成绩：审阅教师：时序逻辑电路一、实验目的1.掌握时序逻辑电路的一般设计过程；2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；3.掌握时序逻辑电路的基本调试方法；4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。

二、实验原理1.时序逻辑电路的特点（与组合电路的区别）：——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。

2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器）触发器实现状态机（流水灯中用到）3.时序电路中的时钟1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端）2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过电路产生，就是用到此原理。

4.常用时序功能块1)计数器（74161）a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联b)序列发生器——通过与组合逻辑电路配合实现（计数器不必考虑自启动）2)移位寄存器（74194）a)计数器（一定注意能否自启动）b)序列发生器（还是要注意分析能否自启动）三、实验内容1.广告流水灯a.实验要求用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。

①写出设计过程，画出设计的逻辑电路图，按图搭接电路。

②将单脉冲加到系统时钟端，静态验证实验电路。

③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。

b．实验数据①设计电路。

1）问题分析流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。