时序逻辑电路实验报告

时序逻辑实验报告时序逻辑实验报告引言：时序逻辑是计算机科学中的重要概念，它描述了事件在时间上的顺序和发生关系。

在本次实验中，我们将探索时序逻辑的基本原理，并通过实际的电路设计和仿真来加深对其理解。

实验一：时钟信号的生成和分频时钟信号是时序逻辑中的基础，它提供了时间参考，使得电路中的各个元件能够按照特定的时间序列进行操作。

在本实验中，我们首先学习了如何通过计数器和分频器生成时钟信号。

通过调整分频器的参数，我们可以得到不同频率的时钟信号，并观察其对电路行为的影响。

实验二：时序逻辑电路的设计在本实验中，我们将学习如何设计时序逻辑电路。

时序逻辑电路通常由触发器、计数器、状态机等组成，它们能够根据输入信号的变化产生不同的输出。

我们将通过实际的案例来展示时序逻辑电路的设计过程，并使用仿真工具验证其正确性。

实验三：状态机的设计和实现状态机是时序逻辑中常用的模型，它描述了系统根据输入信号的变化而转换的状态。

在本实验中，我们将学习如何设计和实现状态机。

通过定义状态和状态转换条件，我们可以将复杂的系统行为转化为简单的状态转换图，并通过电路实现这些状态转换。

实验四：时序逻辑电路的故障排查时序逻辑电路的故障排查是电子工程师日常工作中的重要环节。

在本实验中，我们将学习如何通过逻辑分析仪和示波器等工具来排查时序逻辑电路的故障。

通过观察信号波形和逻辑分析结果，我们可以确定故障的原因，并采取相应的修复措施。

实验五：时序逻辑电路的应用时序逻辑电路在计算机科学和电子工程中有着广泛的应用。

在本实验中，我们将学习一些时序逻辑电路的典型应用，如计数器、时序多路复用器等。

通过实际的案例，我们可以更好地理解时序逻辑电路在实际系统中的作用和价值。

结论：通过本次实验，我们深入了解了时序逻辑的基本原理和应用。

我们学习了时钟信号的生成和分频，掌握了时序逻辑电路的设计和实现方法，学会了使用工具进行故障排查。

时序逻辑在现代电子系统中起着重要的作用，通过实验的学习，我们对其有了更深入的理解和应用能力。

时序逻辑电路实验报告一、实验目的1. 加深理解时序逻辑电路的工作原理。

2. 掌握时序逻辑电路的设计方法。

3. 掌握时序逻辑电路的功能测试方法。

二、实验环境1、PC机2、Multisim软件工具三、实验任务及要求1、设计要求：要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。

2、实验内容：（1）按要求完成上述电路的功能。

（2）验证其功能是否正确。

四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程）首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。

画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。

然后通过化简卡诺图，得到对应的次态的状态方程；然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。

然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。

接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。

五、实验电路（画出完整的逻辑电路图和器件接线图）六、总结调试过程所遇到的问题及解决方法，实验体会1、设计过程中遇到过哪些问题？是如何解决的？在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。

2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。

实验四时序逻辑电路的应用研究实验报告一、实验目的1. 熟悉常见时序逻辑芯片的逻辑功能。

2．掌握时序组合逻辑芯片的使用方法。

3．学习时序逻辑电路的设计与调试方法。

二、实验内容和步骤1、查阅芯片的PDF文件资料，分清管脚名与逻辑功能对应的关系。

CD40192CD40272、静态测试验证CD4027、CD4013等所用到的芯片的逻辑功能。

通过实验箱的验证，CD40192芯片的输入与输出与真值表相符，逻辑功能正常。

Q1 Q0 Q1 Q0通过实验箱的验证，CD4027芯片的输入与输出与真值表相符，逻辑功能正常。

3、以一片CD4027为核心，辅以少量逻辑门，设计一个时序逻辑电路（3进制计数器），使其按如下规律变化：（注：要能预置成“1,1”状态，以便能看到自启动）①画卡诺图：Q1*=Q1’Q0’ Q0=Q1Q0’J1=Q0’, K1=1 J0=Q1，K0=1当SET 为1、RESET 为0时，输出一定为1，所以控制SET 的输入就可以预置成“1,1”状态。

②仿真图，如图所示：（3）通过实验箱验证，上面的电路图能实现11→00→10→01的循环功能。

4、以两片CD40192为核心，辅以少量逻辑门，设计一个日期计数器（一路时钟10 00 01 XX 0 0 1 X 1 0 0 X Q 1Q 010010011信号输入，双四路输出），使其按大小月实现从1→30（或31、28、29）的循环计数。

（1）思考思路：因为是实现日输的循环计数，所以输入端置0001。

当X=0、Y=0时，计数器计到29，因为是异步，所以29不显示，即只显示28；当X=0、Y=1时，计数器计到30，因为是异步，所以30不显示，即只显示29；当X=1、Y=0时，计数器计到31，因为是异步，所以31不显示，即只显示30；当X=1、Y=1时，计数器计到32，因为是异步，所以32不显示，即只显示31；显示计到进位个位28 29 0010 100129 30 0011 000030 31 0011 000131 32 0011 0010运用与非门对置数进行控制；因为要进行大、小、二之间的转换，所以用74HC153四选一选择器对不同置数的输入进行选择。

时序逻辑电路实验总结在小学的时候，我们都做过时序逻辑电路实验。

但是，初中后，这样的课程就越来越少了，而且现在老师都没有认真给我们讲解。

虽然老师很少跟我们提起时序逻辑电路实验，但是作为一个准初三生的我们，还是可以利用这段时间自己亲自实验一下。

一、实验目的：掌握时序电路设计的基本方法，培养观察能力和动手实践能力。

二、实验原理:先按照要求去设计相应的电路，再用分立元件实现。

即：根据已知条件先列写出设计好的电路，再根据要求选择必要的元器件完成电路设计。

如果仅知道输入变量的情况，或输出变量的情况，则不需要列写任何电路。

三、实验步骤: 1、根据实验目的列写出相应的电路，再根据要求进行电路调试，实验成功后，根据实验报告及时总结。

2、对比调试前后的电路，找出问题所在，并加以改正。

3、把改正后的电路和未经改正的电路做进一步的对比，通过对比来得出改正后的优点。

四、实验结果：在实验中发现，调试电路之前的成绩与调试后的成绩相差不大。

而调试前的成绩明显低于调试后的成绩。

1、选择组合逻辑电路和时序电路的种类不同。

2、选择元器件时的工作原理及其主要参数不同。

3、在制作过程中，电路设计的思想和工作方式的不同。

4、对电路进行逻辑测试时，采用的方法和内容也不同。

五、注意事项： 1、在调试电路之前，一定要先对输入变量的初始值进行计算和估算，确保输入变量能够代表实际情况。

2、在制作电路的过程中，要注意元器件的正确使用和安装位置的准确性。

3、改正电路时，要先改正最简单的部分，再根据改正后的结果，进行调试更复杂的部分。

3、由于输出信号的极性不同，导致最终结果也不同。

例如输出全“ 1”或全“ 0”的时候，一定要用小灯泡来进行检查。

如果有两只灯泡，可以分别控制其中一只灯泡。

如果不知道输出信号的极性，可以用电阻来进行检测，如果没有电阻，则说明没有改正好电路。

4、有些电路存在极性冲突，在检测电路之前，要弄清楚电路的极性。

5、在检测电路时，一定要严格按照实验步骤去进行操作。

实验5时序电路实验预习实验报告疑问：1、时序电路的组成原理和控制原理分别是什么？2、计算机中的周期，节拍和脉冲之间有什么关系？实验报告一、波形图：参数设置：Endtime:2.0us Gridsize:25.0ns信号设置：clk：时钟信号，设置周期为25ns占空比为50%。

reset: 重置信号，用于清除当前状态机的状态，二进制输入，高电平有效。

qd：启动信号，用于启动状态机，二进制输入，低电平有效。

tj：停机控制信号，用于使状态机保持当前状态，二进制输入，高电平有效。

dp：单拍执行信号，用于使状态机输出且仅输出一次脉冲，二进制输入，高电平有效。

t1，t2，t3，t4：节拍脉冲信号，二进制输出，高电平时有效。

仿真波形１．初始状态(0-25ns)：reset=1,qd=1,tj=0,dp=0，此时为初始化状态，无输出;２．启动(25-550ns)：保持reset=0,使qd=0，则四个节拍脉冲依次有效；３．停机(550-650ns)：保持tj=1，则节拍脉冲停留在t2的状态；４．单拍(650-1000ns)：恢复tj，使dp=1，则经过一个周期的节拍脉冲后不在产生节拍脉冲；５．单拍(1000-1750ns)：使qd=0再次启动状态机,保持dp=1,则输出一个周期的节拍脉冲后将不再有节拍脉冲输出，在单拍状态为结束时再次使qd=0，启动状态机，最后恢复dp，也不再有节拍脉冲出现，此时，节拍的出现主要由qd来控制。

６．重置(1750-2000ns)：使reset=1，此时，所有状态都恢复到初始值。

结论：本实验的设计能正确实现模拟状态机的重置，启动，停机，单拍功能，故电路设计正确。

二、实验日志预习疑问解答：1、 时序电路的组成原理和控制原理分别是什么？答：各种计算机的时序电路不同，但基本结构一样。

时序电路实验的功能就是产生一系列的节拍点位和节拍脉冲，它一般由时钟脉冲源，时序信号产生电路，节拍脉冲和读写时序译码逻辑，启停控制电路等部分组成。

一、实验目的1. 掌握时序逻辑电路的基本原理和设计方法。

2. 熟悉常用时序逻辑电路器件的结构和功能。

3. 培养实际操作能力，提高电路设计水平。

二、实验原理时序逻辑电路是指输出不仅与当前输入有关，还与过去输入有关，即电路的输出状态具有记忆功能的电路。

本实验主要涉及同步计数器和寄存器的设计与测试。

三、实验设备1. 数字电子实验箱2. 示波器3. 信号发生器4. 74LS163、74LS00、74LS20等集成器件四、实验内容1. 设计一个4位同步计数器，实现二进制加法计数功能。

2. 设计一个8位同步寄存器，实现数据的暂存和传送功能。

五、实验步骤1. 4位同步计数器设计（1）根据计数器功能要求，列出状态转换表。

（2）根据状态转换表，画出状态转换图。

（3）根据状态转换图，画出电路图。

（4）将电路图连接到实验箱上，并进行调试。

（5）观察计数器输出，验证计数功能是否正确。

2. 8位同步寄存器设计（1）根据寄存器功能要求，列出数据输入、保持、清除和输出控制信号的真值表。

（2）根据真值表，画出电路图。

（3）将电路图连接到实验箱上，并进行调试。

（4）观察寄存器输出，验证寄存功能是否正确。

六、实验结果与分析1. 4位同步计数器实验结果经过调试，4位同步计数器能够实现二进制加法计数功能。

观察计数器输出，验证计数功能正确。

2. 8位同步寄存器实验结果经过调试，8位同步寄存器能够实现数据的暂存和传送功能。

观察寄存器输出，验证寄存功能正确。

七、实验总结本次实验，我们通过设计4位同步计数器和8位同步寄存器，掌握了时序逻辑电路的基本原理和设计方法。

在实际操作过程中，我们提高了电路设计水平，培养了实际操作能力。

八、实验心得1. 在设计时序逻辑电路时，要充分理解电路功能要求，合理选择器件，确保电路能够实现预期功能。

2. 在调试过程中，要仔细观察电路输出，发现问题及时解决。

3. 通过本次实验，我们对时序逻辑电路有了更深入的了解，为今后学习和实践打下了基础。

第1篇一、实验目的1. 理解时序电路的基本概念和组成，掌握时序电路的设计方法和分析方法。

2. 掌握计数器、寄存器、移位寄存器等时序电路的应用。

3. 熟悉FPGA开发环境，能够使用Quartus II设计工具进行时序电路的设计和仿真。

二、实验原理时序电路是数字电路中的一种重要电路，它能够根据输入信号的变化，产生一系列有序的输出信号。

时序电路主要由触发器、逻辑门和时钟信号组成。

1. 触发器：触发器是时序电路的基本单元，具有存储一个二进制信息的功能。

常见的触发器有D触发器、JK触发器、T触发器等。

2. 逻辑门：逻辑门用于实现基本的逻辑运算，如与、或、非、异或等。

3. 时钟信号：时钟信号是时序电路的同步信号，用于控制触发器的翻转。

三、实验内容1. 计数器设计（1）设计一个3位同步二进制加计数器。

（2）设计一个3位同步二进制减计数器。

2. 寄存器设计使用74LS74触发器设计一个双向移位寄存器。

3. 移位寄存器设计使用74LS74触发器设计一个单向移位寄存器。

4. 环形计数器设计使用74LS74触发器设计一个环形计数器。

5. 可控分频器设计使用Verilog HDL语言设计一个可控分频器，实现时钟信号的分频功能。

四、实验步骤1. 使用Quartus II设计工具创建工程，并添加所需的设计文件。

2. 根据实验原理，编写时序电路的Verilog HDL代码。

3. 编译代码，并生成测试平台。

4. 在测试平台上进行仿真，验证时序电路的功能。

5. 将设计下载到FPGA，进行硬件实验。

6. 记录实验结果，分析实验现象。

五、实验结果与分析1. 计数器实验结果（1）3位同步二进制加计数器：按照时钟信号的变化，计数器能够从000计数到111。

（2）3位同步二进制减计数器：按照时钟信号的变化，计数器能够从111减到000。

2. 寄存器实验结果使用74LS74触发器设计的双向移位寄存器，能够实现数据的左移和右移功能。

3. 移位寄存器实验结果使用74LS74触发器设计的单向移位寄存器，能够实现数据的左移功能。

时序逻辑电路实验报告时序逻辑实验报告（时序逻辑实验报告1）。

实验目的1。

掌握同步计数器的设计方法和测试方法。

2掌握常用积分计数器的逻辑功能和使用方法。

第二，lshd数字信号盒。

该计数器不仅可用于计数，还可用于分频、定时和数字运算。

在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。

2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。

其功能表如下表所示。

74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。

其他函数与74lsl61相同，区别在于删除是同步的。

此图显示两个管脚的外部示意图。

表74lsl61功能表3。

应用集成计数器实现了正常情况下的任意一种计数器。

任何玛丽计数器的结构都可以分为三种类型。

第一种类型是由触发器组成的简单计数器。

第二种类型由一个集成的二进制计数器组成。

第三种类型是移位寄存器，它由移位寄存器组成。

在第一类中，您可以使用顺序逻辑电路进行设计。

在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。

当m较大时，可以通过级联多个计数器来实现。

实现方法有两种：反馈设置法和反馈清除法。

第三种类型是移位寄存器计数器，它由移位寄存器组成。

4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。

实验内容及步骤?1。

综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。

然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。

根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。

然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。

注意观察电路是否能自动启动，否则不能将电路设置为有效状态。

《FPGA系统设计》实验报告》时序逻辑电路的设计
一、设计任务
分别设计并实现锁存器、触发器的VHDL模型。

二、设计过程
1、同步锁存器：
同步锁存器是指复位和加载功能全部与时钟同步，复位端的优先级较高。

下图为同步锁存器的VHDL程序及模型：
2、异步锁存器：
异步锁存器，是指复位与时钟不同步的锁存器。

下图为同步锁存器的VHDL程序及模型：
3、D触发器：
D触发器是最常用的触发器。

下图为简单D触发器的VHDL 模型：
4、T触发器：
T触发器的特点是在时钟沿处输出信号发生翻转。

按
照有无复位、置位信号以及使能信号等，T触发器也有多种类型。

下图为带异步复位T触发器的VHDL模型：
5、JK触发器：
JK触发器中，J、K信号分别扮演置位、复位信号的角色。

为了更清晰的表示出JK触发器的工作过程，以下给出JK触发器的真值表（如表1所示）。

表1 JK触发器真值表
按照有无复位、置位信号，常见的JK触发器也有多种类型，下图带异步复位（clr）、置位（prn）的JK触发器的VHDL模型：
三．总结
本次实验中较为顺利，在第一次课的时间内我就已经完成了必做实验与选作实验。

在实验的过程中，在防抖电路处有了较大的困难。

由于仿真中不存在此问题，在实际操作中参数选择时遇到了一定的困难。

在反复比对效果之后，我
确定了电路的参数，实现了防抖功能。

通过这次实验，我对时钟脉冲、计数器等有了更加深入的认识与理解。

实验六时序逻辑电路测试及研究一、实验目的1、掌握计数器电路分析及测试方法。

2、训练独立进行实验的技能。

二、实验仪器及器件1、双踪示波器、实验箱2、实验用元器：74LS00 1片 74lS73 2片 74LS175 1片 74LS10 1片三、实验内容、测试电路及测试表格1、异步二进制计数器(1) 按图5.1 接线。

(2) 由CP 端输入单脉冲，测试并记录Q1—Q4 状态及波形(可调连续脉冲)。

表6.12、异步二—十进制加法计数器(1) 按图5.2 接线。

QA、QB、QC、QD 4 个输出端分别接发光二极管显示，CP 端接连续脉冲或单脉冲。

(2)在CP 端接连续脉冲，观察CP、QA、QB、QC、QD 的波形。

(3) 画出CP、QA、QB、QC、QD 的波形。

表6.23、移位寄存器型计数器(1) 按图5.3 接线构成环形计数器，将A、B、C、D 置为1000，用单脉冲计数，记录各触发器状态。

表6.3(2)改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观察计数器能否正常工作。

分析原因。

分析：输出端没有任何波形，故计数器没有正常工作。

这是因为在这个计数器循环中，当有且只有一位被置“1”时，才可以进入有效循环。

而出现两个“1”时，不在有效循环内，故无法工作。

从此部分实验，我明白了设计时序电路最后一步要检查电路是否能经过若干个有效循环后进入自启动。

因为有些同步时序电路设计中会出现不在循环内的无效状态，开始很有可能是无效状态，故应检查自启动能力。

时序逻辑电路的特点：时序逻辑电路是指任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，在电路结构上，必定含有具有记忆功能的存储电路。

在任意时刻的输出状态不仅与该时刻的输入信号状态有关，而且还与信号作用前电路的状态有关，其结构特点是由存储电路和组合电路两部分组成。

时序电路的状态是由存储电路来记忆的，因而在时序逻辑电路中，触发器是必不可少的，而组合逻辑电路在有些时序电路中则可以没有。

一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。

2. 掌握时序逻辑电路的设计方法和测试方法。

3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。

二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。

本实验主要涉及计数器和寄存器两种时序逻辑电路。

计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。

常见的计数器有二进制计数器、十进制计数器和可编程计数器等。

寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。

常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。

三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。

（2）设计一个10进制计数器，实现0-9的循环计数。

2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。

（2）设计一个移位寄存器，实现数据的右移和左移。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试计数器的计数功能。

2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。

（2）根据电路图，选择合适的集成芯片。

（3）搭建实验电路。

（4）测试寄存器的存储和读取功能。

3. 时序逻辑电路测试（1）测试计数器的计数功能。

（2）测试寄存器的存储和读取功能。

六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。

（2）10进制计数器能够实现0-9的循环计数。

2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。

（2）移位寄存器能够实现数据的右移和左移。

3. 时序逻辑电路测试（1）计数器的计数功能正常。

时序逻辑电路的设计与测试实验报告一、实验目的本实验旨在让学生掌握时序逻辑电路的设计与测试方法，了解时序逻辑电路的基本原理和特点，以及掌握时序逻辑电路的设计流程和测试方法。

二、实验原理1. 时序逻辑电路的基本原理时序逻辑电路是指由组合逻辑电路和存储器件组成的电路，具有记忆功能。

它能够根据输入信号的状态和过去的状态来决定输出信号的状态。

时序逻辑电路包括触发器、计数器、移位寄存器等。

2. 时序逻辑电路的特点（1）具有记忆功能，能够存储过去状态；（2）输出信号不仅与输入信号相关，还与过去状态相关；（3）具有延迟特性，输出信号需要一定时间才能稳定下来。

3. 时序逻辑电路的设计流程（1）确定功能要求；（2）选择合适的存储器件和触发器；（3）设计组合逻辑部分；（4）设计时钟控制部分；（5）综合验证。

4. 时序逻辑电路测试方法常用测试方法包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

三、实验内容本次实验的内容为设计一个简单的计数器电路，该电路能够对输入信号进行计数，并将结果输出到LED灯上。

四、实验步骤1. 确定功能要求本次实验要求设计一个4位二进制计数器，能够对输入信号进行计数，并将结果输出到LED灯上。

2. 选择合适的存储器件和触发器本次实验选择D触发器作为存储器件，因为它具有较高的稳定性和可靠性。

同时，还需要选择合适的时钟控制电路，以确保计数器能够正常工作。

3. 设计组合逻辑部分组合逻辑部分主要包括加法器和译码器。

加法器用于将当前计数值加1，译码器则用于将二进制码转换成LED灯能够显示的十进制码。

4. 设计时钟控制部分时钟控制部分主要包括时钟发生电路和时序控制电路。

时钟发生电路用于产生稳定的时钟信号，时序控制电路则用于控制D触发器的输入端和输出端。

5. 综合验证综合验证包括仿真测试和实际硬件测试。

仿真测试可以通过软件工具进行，实际硬件测试需要使用实验设备进行。

一、实验目的1. 理解时序逻辑电路的工作原理和基本结构；2. 掌握触发器、计数器等时序逻辑电路的设计方法；3. 熟悉Multisim软件在时序逻辑电路设计与仿真中的应用；4. 培养实际操作能力和分析问题、解决问题的能力。

二、实验原理时序逻辑电路是一种在时钟信号控制下，输出不仅与当前输入有关，还与电路历史状态有关的数字电路。

其基本结构包括触发器、计数器等。

触发器是时序逻辑电路的基本单元，用于存储一位二进制信息。

计数器是时序逻辑电路的一种应用，用于对输入脉冲进行计数。

三、实验内容1. 触发器实验（1）实验目的：熟悉触发器的工作原理和功能，掌握触发器的使用方法。

（2）实验内容：设计一个JK触发器，实现时钟信号控制下的同步置1、同步置0、计数等功能。

（3）实验步骤：① 使用Multisim软件，搭建JK触发器电路；② 搭建计数器电路，实现时钟信号控制下的计数功能；③ 设置输入信号，观察触发器和计数器的输出波形，验证功能。

2. 计数器实验（1）实验目的：掌握计数器的设计方法，熟悉不同计数器电路的功能。

（2）实验内容：设计一个模为24的二进制计数器和模为60的十进制计数器。

（3）实验步骤：① 使用Multisim软件，搭建二进制计数器电路；② 设置输入信号，观察计数器的输出波形，验证功能；③ 使用Multisim软件，搭建十进制计数器电路；④ 设置输入信号，观察计数器的输出波形，验证功能。

四、实验结果与分析1. 触发器实验实验结果显示，设计的JK触发器能够实现同步置1、同步置0、计数等功能。

在计数过程中，触发器的输出波形符合预期，验证了JK触发器的功能。

2. 计数器实验实验结果显示，设计的模为24的二进制计数器和模为60的十进制计数器均能实现预期的计数功能。

在计数过程中，计数器的输出波形符合预期，验证了计数器电路的功能。

五、实验总结本次实验通过设计、搭建和仿真时序逻辑电路，掌握了触发器、计数器等时序逻辑电路的设计方法，熟悉了Multisim软件在时序逻辑电路设计与仿真中的应用。

实验题目实验题目 时序逻辑电路时序逻辑电路 小组合作小组合作一、实验目的一、实验目的1、掌握由集成触发器构成的二进制计数电路的工作原理。

、掌握由集成触发器构成的二进制计数电路的工作原理。

2、掌握中规模集成计数器的使用方法。

、掌握中规模集成计数器的使用方法。

3、学习运用上述组件设计简单计数器的技能。

、学习运用上述组件设计简单计数器的技能。

4、验证计数器、寄存器的逻辑功能。

、验证计数器、寄存器的逻辑功能。

5、使用74LS248显示计数器。

显示计数器。

二．实验环境二．实验环境1、数字电路试验箱、数字电路试验箱 1 1台2、共阴极数码显示器、共阴极数码显示器 2 2个3、集成电路：、集成电路：双双D 触发器触发器 74LS74 2 74LS74 2片 16进制计数器进制计数器 74LS160 1 74LS160 1片 数码显示管数码显示管数码显示管 74LS248 1 74LS248 1片 三、实验内容与步骤三、实验内容与步骤1、寄存器，利用两片74LS74芯片，组成如图5.1所示具有存储和移位功能的电路，即为寄存器，用于寄存一组二值代码，和移位功能的电路，即为寄存器，用于寄存一组二值代码，N N 位寄存器由N 个触发器组成，可存放一组N 位二值代码。

只要求其中每个触发器可置1，置0。

四位寄存器的电路图如图5.1所示：所示：图5.1 5.1 四位寄存器四位寄存器四位寄存器2 2、用、用K1清零，再试K1为高电平；为高电平；3 3、在串行数据输入中，使、在串行数据输入中，使K2=1K2=1，按动单次脉冲，观察，按动单次脉冲，观察Q0-Q3并记录结果；记录结果；4 4、交替改变、交替改变K2(1011),K2(1011),依次按动单次脉冲，观察并记录实验结依次按动单次脉冲，观察并记录实验结果，绘出波形图。

果，绘出波形图。

5、利用74LS160芯片组成的用于计数、分频、定时、产生节拍脉冲等的电路，脉冲等的电路，按时钟分，按时钟分，同步、同步、异步，按计数过程中数字增减分，异步，按计数过程中数字增减分，加、加、减和可逆，减和可逆，减和可逆，按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二按计数器中的数字编码分，二进制、二--十进制和循环码…，按计数容量分，十进制，六十进制…同步计数器的原理图如图5.2所示：所示：图5.2 5.2 同步计数器的原理图同步计数器的原理图同步计数器的原理图6、测试74LS160芯片的逻辑功能，测试结果。

实验五时序逻辑电路实验报告一、实验目的1.了解时序逻辑电路的基本原理和设计方法。

2.掌握时序逻辑电路的设计方法。

3.运用Verilog语言进行时序逻辑电路的设计和仿真。

二、实验原理时序逻辑电路是指在电路中引入记忆元件（如触发器、计数器等），通过电路中的时钟信号和输入信号来控制电路的输出。

时序逻辑电路的输出不仅与当前输入有关，还与之前输入和输出的状态有关，因此对于时序逻辑电路的设计，需要考虑时钟信号的频率、输入信号的变化及当前状态之间的关系。

三、实验内容本次实验通过使用Verilog语言设计和仿真下列时序逻辑电路。

1.设计一个10进制累加器模块，实现对输入信号进行累加并输出，并在仿真中验证结果的正确性。

2.设计一个4位二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

3.设计一个4位带加载/清零控制功能的二进制计数器模块，实现对输入时钟信号的计数，并在仿真中验证结果的正确性。

四、实验步骤1.根据实验原理和要求，利用Verilog语言设计10进制累加器模块。

在设计中需要注意时钟的频率和输入信号的变化。

2.编译并运行仿真程序，验证设计的10进制累加器模块的正确性。

3.在设计时钟频率和输入信号变化的基础上，设计4位二进制计数器模块。

4.编译并运行仿真程序，验证设计的4位二进制计数器模块的正确性。

5.在设计4位二进制计数器模块的基础上，引入加载/清零控制功能，设计一个4位带加载/清零控制功能的二进制计数器模块。

6.编译并运行仿真程序，验证设计的带加载/清零控制功能的二进制计数器模块的正确性。

7.总结实验结果，撰写实验报告。

五、实验结果与分析1.经过验证实验，10进制累加器模块能够正确实现对输入信号的累加并输出正确的结果。

2.经过验证实验，4位二进制计数器模块能够正确实现对输入时钟信号的计数，并输出正确的计数结果。

3.经过验证实验，带加载/清零控制功能的二进制计数器模块能够正确实现对输入时钟信号的计数，并在加载或清零信号的控制下实现加载或清零操作。

时序实验实验报告时序实验实验报告引言：时序实验是计算机科学中一个重要的实验内容，通过对时序逻辑电路的设计和测试，可以深入了解数字电路的工作原理和时序逻辑的设计方法。

本实验旨在通过设计和测试一个简单的时序电路，掌握时序逻辑电路设计的基本方法和实验操作技巧。

实验目的：1. 了解时序逻辑电路的基本概念和工作原理；2. 掌握时序逻辑电路的设计方法；3. 学会使用实验设备和软件进行时序逻辑电路的测试和验证。

实验原理：时序逻辑电路是一种基于时钟信号的数字电路，其输出信号的状态不仅取决于当前输入信号的状态，还取决于过去的输入信号状态。

时序逻辑电路通常由触发器、计数器、状态机等组成。

在本实验中，我们将以一个简单的计数器为例，介绍时序逻辑电路的设计和测试方法。

实验步骤：1. 设计计数器的逻辑电路图；2. 使用逻辑门电路和触发器电路搭建计数器电路；3. 使用数字电路实验箱搭建电路；4. 使用示波器观察时序信号的波形；5. 进行时序电路的测试和验证。

实验结果：经过实验，我们成功设计和测试了一个简单的时序逻辑电路。

通过示波器观察时序信号的波形，可以清晰地看到计数器的工作过程和输出信号的变化。

实验结果表明，设计的时序逻辑电路能够实现预期的功能，满足设计要求。

实验分析：通过本次实验，我们深入了解了时序逻辑电路的设计和测试方法。

在实验过程中，我们不仅掌握了逻辑门电路和触发器电路的搭建方法，还学会了使用示波器观察时序信号的波形。

通过观察波形，我们可以判断电路的工作状态和是否存在问题。

此外，实验还提醒我们在设计和测试时要注意时钟信号的频率和稳定性，以确保电路的正常工作。

实验总结：时序实验是计算机科学中重要的实验内容之一，通过对时序逻辑电路的设计和测试，可以深入了解数字电路的工作原理和时序逻辑的设计方法。

本次实验使我们对时序逻辑电路有了更深入的认识，并掌握了相关的设计和测试技巧。

通过实践，我们不仅提高了实验操作的能力，还培养了团队合作和问题解决的能力。

实验五时序逻辑电路(计数器和寄存器)-实验报告一、实验目的1．掌握同步计数器设计方法与测试方法。

2．掌握常用中规模集成计数器的逻辑功能和使用方法。

二、实验设备设备：THHD-2型数字电子计数实验箱、示波器、信号源器件：74LS163、74LS00、74LS20等。

三、实验原理和实验电路1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。

在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。

2．(1) 四位二进制（十六进制）计数器74LS161（74LS163）74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。

74LSl63是同步置数、同步清零的4位二进制加法计数器。

除清零为同步外，其他功能与74LSl61相同。

二者的外部引脚图也相同，如图5.1所示。

表5.1 74LSl61（74LS163）的功能表清零预置使能时钟预置数据输入输出工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D0 ××××（）××××0 0 0 0 异步清零1 0 ××D A D B D C D D D A D B D C D D同步置数1 1 0 ××××××保持数据保持1 1 ×0 ×××××保持数据保持1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。

第二类是由集成二进制计数器构成计数器。

第三类是由移位寄存器构成的移位寄存型计数器。

第一类，可利用时序逻辑电路的设计方法步骤进行设计。

二、时序逻辑电路实验题目1. 试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任意进制计数器，并采用LED 数码管显示计数进制。

采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。

例如，采用同步加法计数器74LS 161构成60进制加法计数器的参考电路如图2所示。

1Q A Q B Q C Q D CP74LS161P TR COD C B A L D C rQ A Q B Q C Q D CP74LS161P TR COD C B A L D C rCP&设计：（一）设计一个固定进制的加法计数器。

（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的T=T 1+T 2=（R A +R B ）C+ R B C=（R A +2R B ）C ，通过改变电阻R A ，R B 和C 的大小，可以改变脉冲的周期。

所发电阻为2个510k Ω，C=1uF ，则T=（R A +2R B ）C= （2）利用十六进制的加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，a.清零法，异步清零信号为=计图如下：U1LM555CMGND 1DIS 7OUT3RST 4VCC8THR 6CON5TRI 2VCC5V R1510kΩR2510kΩC11uFC25nFVCC213U274LS160DQA 14QB 13QC 12QD 11RCO15A3B 4C 5D6ENP 7ENT 10~LOAD 9~CLR 1CLK 2GND8VCC 16U374LS160DQA 14QB 13QC 12QD 11RCO15A 3B 4C 5D6ENP 7ENT10~LOAD9~CLR 1CLK 2GND8VCC 1600U4DCD_HEX_DIG_ORANGE U5DCD_HEX_DIG_ORANGEVCC5VVCC5VVCC600U8B 74S00D 5U6B 74S00D 10U7A 74S20D14111312874VCC 5V15VCC VCC 9上图中两个一码显示，左边是低位显示，右边为高位显示。