第七章 时序逻辑设计原理 作业题

第七章1.时序逻辑电路的输出不仅和当时输入的逻辑值有关，而且与电路以前曾输入过的逻辑信号有关，这类逻辑电路称为(时序逻辑电路)2.按照时序逻辑电路的工作方式可将(时序逻辑电路分为同步时序逻辑电路为异步时序逻辑电路)。

3.时序逻辑电路通常包括组合(电路和存储电路)两部分，时序逻辑电路中的组合逻辑电路可以非常简单，但必须有存储电路，且存储电路的输出必须反馈输入端，与输入信号一起决定电路的输出状态。

4.数字钟就是一种典型的(时序逻辑电路)5.秒计数器，分计数器为(60进制计数器)；6.时计数器和周计数器分别是(24进制)和(7进制计数器)；7.秒脉冲发生器是由(555构成的多谐振荡器)；8.报时电路是由(一个555构成的单稳态触发器)和(一个555的多谐振荡器)组成。

9.校时电路则由(数据选择器)和(单次脉冲)发生器构成。

10.秒脉冲发生器采用(555构成多谐振荡器)来实现。

11.秒、分计数模块均采用(74ALS160构成的60进制计数器)进行计数再由译码器及七段LED 显示其构成，唯一不同的是秒计数模块是用秒脉冲作为时钟信号，分计数模的时钟信号则是秒计数器的进位信号。

12.74ALS160是(可预置数的十进制计数器)。

13. 60进制计数器采用(同步脉冲计数)，14.时计数模块采用两片(74ALS160构成的24进制计数)器进行计数15.整点报时由(555单稳态触发器以及555多谐振荡器)构成。

16.其功能是在整点时用频率为1000HZ的脉冲波驱动扬声器发声(2秒钟)。

17.当分计数模块没有进位信号，即没有计数到59时，IC1的2脚输入为(高电平)，3脚输出(低电平)。

18.IC2的4脚为(低电平)，IC2处于(清零)状态，其3脚始终(输出低电平)，扬声器不发出声响。

19.而当分计数模块有进位信号时，IC1的2脚输入为(低电平)，此时IC1具有(延时)功能，它的3脚将会输出时间为Tw的高电平20.在IC1的3脚输出高电平的这段时间内，IC2的4脚为(高电平)，IC2处于(正常工作)状态，21.校时电路由(数据选择器)及(单次脉冲发生器)组成23.74ALS160是(可预置数的十进制同步计数器)24.RCO:(进位输出端，计数满9的时候为1，其余状态为0)。

时序逻辑电路设计题-CAL-FENGHAI-(2020YEAR-YICAI)_JINGBIAN第1题： 设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。

答案输入数据作为输入变量，用X 表示；检测结果为输出变量，用Y 表示。

设电路没有输入1以前的状态为0S ,输入一个1状态为1S ，连续输入两个1后的状态为2S ，连续输入3个1以后的状态为3S 。

状态转换图为：求得触发器的输入方程为：X K XQ J ==101; 1;010==K Q X J 输出方程：1XQ Y = 画出逻辑图第2题： 试用JK 触发器和门电路设计一个同步七进制计数器。

答案因为七进制计数器需要有7个不同的状态，所以需要用三个触发器组成。

根据题目要求画出状态转换图：卡诺图为：从卡诺图得到的状态方程为：驱动方程为：设计得到的逻辑电路图为：第3题：设计一“011”序列检测器，每当输入011码时，对应最后一个1，电路输出为1。

答案画出原始状态图（或称转移图）输入端X：输入一串行随机信号输出端Z：当X出现011序列时，Z=1；否则Z=0选用T触发器表达式为：A BCD1/00/00/01/10/00/01/01/011XQQT+=XQQXT+=T触发器的驱动方程为：第4题：用JK触发器设计时序逻辑电路，状态表如下所示：nn QQ1YQQ nn/111++A=0A=10001/011/00110/000/01011/001/01100/110/1答案所要设计的电路由4个状态，需要用两个JK触发器实现，求得JK触发器的激励方程为：1==KJ11QAKJ⊕==输出方程：1QQY=由输出方程和激励方程画电路1QXQZ=11XQQT+=XQQXT+=Z=。

时序逻辑电路练习题一、填空题1. 基本RS触发器，当R、S都接高电平时，该触发器具有____ ___功能。

2．D 触发器的特性方程为 ___ ；J-K 触发器的特性方程为______。

3．T触发器的特性方程为。

4．仅具有“置0”、“置1”功能的触发器叫。

5．时钟有效边沿到来时，输出状态和输入信号相同的触发器叫____ _____。

6. 若D触发器的D端连在Q端上，经100 个脉冲作用后，其次态为0，则现态应为。

7．JK触发器J与K相接作为一个输入时相当于触发器。

8. 触发器有个稳定状态，它可以记录位二进制码，存储8 位二进制信息需要个触发器。

9．时序电路的次态输出不仅与即时输入有关，而且还与有关。

10. 时序逻辑电路一般由和两部分组成的。

11. 计数器按内部各触发器的动作步调，可分为___ ___计数器和____ __计数器。

12. 按进位体制的不同，计数器可分为计数器和计数器两类；按计数过程中数字增减趋势的不同，计数器可分为计数器、计数器和计数器。

13．要构成五进制计数器，至少需要级触发器。

14．设集成十进制（默认为8421码）加法计数器的初态为Q4Q3Q2Q1＝1001，则经过5个CP脉冲以后计数器的状态为。

15．将某时钟频率为32MHz的CP变为4MHz的CP，需要个二进制计数器。

16. 在各种寄存器中，存放N位二进制数码需要个触发器。

17. 有一个移位寄存器，高位在左，低位在右，欲将存放在该移位寄存器中的二进制数乘上十进制数4，则需将该移位寄存器中的数移位，需要个移位脉冲。

18．某单稳态触发器在无外触发信号时输出为0态，在外加触发信号时，输出跳变为1态，因此其稳态为态，暂稳态为态。

19．单稳态触发器有___ _个稳定状态，多谐振荡器有_ ___个稳定状态。

20．单稳态触发器在外加触发信号作用下能够由状态翻转到状态。

21．集成单稳态触发器的暂稳维持时间取决于。

22. 多谐振荡器的振荡周期为T=tw1+tw2，其中tw1为正脉冲宽度，tw2为负脉冲宽度，则占空比应为_______。

4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。

A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。

A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。

实现A Q Q n n +=+1的电路是 。

A ．B ．C ．D ．图T4.67．电路如图T4.7所示。

实现n n Q Q =+1的电路是 。

A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。

图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。

A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。

A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。

图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。

设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。

图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。

时序逻辑电路练习及答案一、填空题（每空2分，共22分）1、时序逻辑电路中一定包含__________。

2、时序逻辑电路在任一时刻的输出不仅取决于_________,而且还取决于__________。

3、根据存储电路中触发器的动作特点不同，时序逻辑电路可以分为________时序逻辑电路和________时序逻辑电路。

4、若要构成七进制计数器，电路需要个状态，最少用个触发器，它有个无效状态。

5、若两个电路状态在相同的输入下有相同的输出，并且转换到同样一个次态去，则称这两个状态为___________。

6、触发器在脉冲作用下同时翻转的计数器叫做计数器， n位二进制计数器的容量等于。

二、判断题（每题2分，共10分）1、时序电路包含组合电路和存储电路两部分，存储电路是必不可少的。

2、同步时序逻辑电路中的无效状态是由于状态表没有达到最简所造成的。

3、即使电源关闭，移位寄存器中的内容也可以保持下去。

4、采用 74LS161 芯片可构成地址计数器，但最多不能超过 8 位地址。

5、74LS190 芯片和74HC190芯片功能完全相同三、选择题（每题3分，共18分）1、下列电路中，能够存储数字信息的是（）；A 译码器；B 全加器；C 寄存器；D 编码器；2、时序逻辑电路的输出状态的改变( )。

A. 仅与该时刻输入信号的状态有关；B. 仅与时序电路的原状态有关；C. 与A.、B.皆有关D.输出信号的次态3、( )触发器可以用来构成移位寄存器。

A. 基本R-SB. 同步R-SC. 同步D D. 边沿D4、用n个触发器构成计数器，可得到最大计数长度是（）。

2 nA、nB、n2C、n2D、15、用触发器设计一个24进制的计数器，至少需要( )个触发器。

A、 3B、4C、 5D、66、一个4位的二进制加计数器，由0000状态开始，经过25个时钟脉冲后，此计数器的状态为( )A、1100B、1000C、1001D、1010四、时序逻辑电路的分析（30分）电路如图所示，按要求进行分析。

时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。

A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。

A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。

A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。

A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。

7-25在规定S 0的状态编码为Q 2Q 1Q 0=000的前提下，用“相邻分配”规则为表题7-25所描述的同步时序电路进行状态分配。

解：（本题答案不唯一） 观察状态表知： 按规则1：“S 0S 2”—①，“S 1S 2”—②，“S 0S 3”—③； 按规则2：“S 1S 4”—④，“S 2S 4”—⑤（与规则1的①、②、③重复的未标出）； 按规则3：“S 0S 3”，但它与③重复。

根据①、②、③、④和⑤有：“S 3S 0S 2S 1S 4”。

因为S 0=000，所以令：S 2=010，S 3=001，S 1=011，S 4=111。

7-30表题7-30定义了一个同步状态机。

分别用驱动表法和次态K 图法导出该状态机的逻辑方程组，画出逻辑图。

假设用两个状态变量表题7-25状态转换表S +1/Z表题7-30 状态转换表 S +1/ ZQ 1n Q 0n 表示状态S n 且状态分配为：S 0=00，S 1=01，S 2=10，S 3=11。

试分别用下述各类触发器实现之。

（a ）JK 触发器； （b ）T 触发器； （c ）D 触发器。

解：(1) 驱动表法：按状态分配编码列出状态转换表如右所示：列出状态转换驱动表如下：根据状态转换驱动表列出各驱动信号及输出信号的卡诺图如下：表题7-30 状态转换表Q 1Q 0/ ZQ 1之K 图Q 0之K 图J 1之K 图 K 1之K 图逻辑方程组如下：输出方程：nn Q Q Z 01=。

状态方程组：n n n Q Q X ),,,(m Q 01117421⊕⊕=∑=+，nn Q Q 010=+。

驱动方程组：（a ）JK 触发器：n n n Q X Q X Q X J 0001⊕=+=，nn n Q X Q X Q X K 0001⊕=+=；10=J ，10=K 。

（b ）T 触发器：nn n Q X Q X Q X T 0001⊕=+=，10=T 。

（c ）D 触发器：n n n Q Q X Q D 01111⊕⊕==+，nn Q Q D 0100==+。

时序逻辑电路练习题
时序逻辑电路是数字电路中的一种，用于处理具有时序要求的信号。

本文将介绍一些时序逻辑电路的练习题，以帮助读者更好地理解和应
用这一概念。

一、单稳态电路练习题
1. 设计一个单稳态电路，当输入一个脉冲信号时，输出一个规定时
间内持续高电平的信号。

2. 在上一个题目的基础上，如何修改电路使得输出信号变为规定时
间内持续低电平？
二、触发器练习题
1. 使用D触发器设计一个计数器，能够对输入的脉冲信号进行计数，并在满足条件时将输出信号置高。

2. 当输入信号发生改变时，触发器可以在输出端输出一个特定的状态。

请问，这个特定的状态是什么？
三、时序逻辑电路设计练习题
1. 设计一个电路，实现一个有限状态机，能够对输入信号进行判断
和响应。

当输入信号含有特定模式时，输出信号为高电平。

2. 使用时序逻辑电路设计一个简单的交通灯控制系统。

要求在不同
的时间段内，输出不同颜色的信号。

四、时序逻辑电路故障排除练习题
1. 当你发现时序逻辑电路输出异常时，你会如何进行故障排查？列出你的步骤和方法。

2. 当时序逻辑电路中出现由于信号传输延迟而造成的错误时，你有何解决方案？
总结：
时序逻辑电路练习题涵盖了单稳态电路、触发器、有限状态机设计以及故障排除等方面。

通过解决这些练习题，读者可以更好地理解和应用时序逻辑电路，提升对数字电路的理解和实践能力。

1.JK触发器可完成：保持、置0、置1、翻转四种功能。

（对）2、JK触发器只有置0、置1两种功能。

（错）3、JK触发器只有保持、翻转两种功能。

（错）4、JK触发器可完成：保持、置0、置1、计数四种功能。

（错）5、RS触发器没有不确定的输出状态。

（错）6、RS触发器有不确定的输出状态。

（对）7、仅具有保持和翻转功能的触发器是RS触发器。

（错）8、仅具有保持和翻转功能的触发器是T触发器。

（对）9、仅具有保持和翻转功能的触发器是T’触发器。

（错）10、仅具有翻转功能的触发器是T’触发器。

（对）11、同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。

（对）12、同步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。

（错）13、异步时序逻辑电路中各触发器的时钟脉冲CP不是同一个信号。

（对）14、异步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。

（错）15、触发器在某一时刻的输出状态，不仅取决于当时输入信号的状态，还与电路的原始状态有关。

（对）16、触发器进行复位后，其两个输出端均为0.（错）17、触发器进行复位后，其两个输出端均为1.（错）18、触发器与组合电路两者都没有记忆能力。

（错）19、基本RS触发器要受时钟脉冲的控制。

（错）20、Qn+1表示触发器原来所处的状态，即现态。

（错）21、Qn表示触发器原来所处的状态，即现态。

（对）22、当CP处于下降沿时，触发器的状态一定发生翻转。

（错）23、当CP处于上升沿时，触发器的状态一定发生翻转。

（错）24、所谓单稳态触发器，只有一个稳定状态，而不具有其他的状态。

（错）25、JK触发器能够克服RS触发器存在的缺点。

（对）26、寄存器具有记忆功能，可用于暂存数据。

（对）27、74LS194可执行左移、右移、保持等几种功能。

（对）28、在异步计数器中，当时钟脉冲到达时，各触发器的翻转是同时发生的。

（错）29、可逆计数器既能作加法计数，又能作减法计数。

（对）30、 计数器计数前不需要先清零。

触发器一、单项选择题：(1)对于D触发器，欲使Q n+1=Q n，应使输入D=。

A、0B、1C、QD、(2)对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。

A、0B、1C、Q(4)请选择正确的RS触发器特性方程式。

A、B、C、 (约束条件为)D、(5)请选择正确的T触发器特性方程式。

A、B、C、D、(6)试写出图所示各触发器输出的次态函数(Q)。

n+1A、B、C、D、(7)下列触发器中没有约束条件的是。

A、基本RS触发器B、主从RS触发器C、同步RS触发器D、边沿D触发器二、多项选择题：(1)描述触发器的逻辑功能的方法有。

A、状态转换真值表B、特性方程C、状态转换图D、状态转换卡诺图(2)欲使JK触发器按Q n+1=Q n工作，可使JK触发器的输入端。

A、J=K=0B、J=Q,K=C、J=,K=QD、J=Q,K=0(3)欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。

A、J=K=1B、J=0,K=0C、J=1,K=0D、J=0,K=1(4)欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。

A、J=K=1B、J=1,K=0C、J=K=0D、J=0，K=1三、判断题：(1)D触发器的特性方程为Q n+1=D，与Q无关，所以它没有记忆功能。

（）n(2)同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。

（）(3)主从JK触发器、边沿JK触发器和同步JK触发器的逻辑功能完全相同。

（）(8)同步RS触发器在时钟CP=0时，触发器的状态不改变( )。

(9)D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能( )。

(10)对于边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次( )。

四、填空题：(1)触发器有（）个稳态，存储8位二进制信息要（）个触发器。

(2)在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的（），触发方式为（）式或（）式的触发器不会出现这种现象。