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QUARTUS使用及原理图设计

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QUARTUS使用及原理图
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3.编译设计文件
QuartusⅡ软件中的编译类型有全编译和分步编译两种。 全编译的过程包括分析与综合（Analysis & Synthesis
）、适配（Fitter）、编程（Assembler）、时序分析 (Classical Timing Analysis)这4个环节，而这4个环节 各自对应相应的菜单命令，可以单独分步执行，也就是分 步编译。
（1）实例Instances，能够被展开成低层次模块或 实例；
（2）原语Primitives，不能被展开为任何低层次模 块的低层次节点；
（3）引脚Pin，当前层次的I/O端口，如果端口是总 线，也可以将其展开，观察到端口中每一个端口的信 号；
（4）网线Net，是连接节点的连线，当T”
(2) 输入信号节点。
图4-8 从SNF文件中输入设计文件的信号节点
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最后点击“OK”
图4-9 列出并选择需要观察的信号节点
用此键选择左窗 中需要的信号 进入右窗
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(4) 设定仿真时间。
(3) 设置波形参量。
全编译操作简单，适合简单的设计。对于复杂的设计，选 择分步编译可以及时发现问题，提高设计纠错的效率，从 而提高设计效率。
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3.编译设计文件
RTL阅读器：在设计的调试和优化过程中，可以使 用RTL阅读器观察设计电路的综合结果，同时也可 以观察源设计如何被翻译成逻辑门、原语等
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设计流程归纳
2位十进制数字频率计设计
用74390设计一个有时钟使能的两位十进制计数器 (1) 设计电路原理图。
图4-23 MAX+plusII一般设计流程
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输入引脚： INPUT
输出引脚： OUTPUT
将所需元件全部调入原理图编辑窗
将他们连接 成半加器
连接好的原理图
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首先点击这里
文件名取为： h_adder.gdf
注意，要存在 自己建立的
文件夹中
连接好原理图并存盘
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5.生成原件符号
生成的符号存放在本工程目录下，文件名BiJiaoQi， 文件后缀名.bsf
原理图设计实例
半加器 1. 调入原件 2. 连线 3. 端口命名 4. 存盘编译 5. 时序验证 6. 生成符号
全加器
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步骤4：选择目标器件并编译
首先选择这里
器件系列选择 窗，选择ACEX1K
系列
根据实验板上的 目标器件型号选 择，如选EP1K30
注意，首先消去
这里的勾，以便
使所有速度级别
的器件都能显示
出来
图4-6 选择最后实现本项设计的目标器件
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对工程文件进行编译、综合和适配等操作
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3.编译设计文件
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3.编译设计文件
RTL阅读器窗口的右边，是过程设计结果的主窗口，包 括设计电路的模块和连线，RTL阅读器的左边是层次列 表，在每个层次上一树状形式列出了设计电路的所有 单元。层次列表的内容包括以下几个方面：
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步骤3：将设计项目设置成工程文件(PROJECT)
首先点击这里
最后注意此路 径指向的改变
然后选择此项， 将当前的原理图 设计文件设置成
工程
注意，此路径指 向当前的工程！
Q图UA4R-T5US将使用当及前原设理计图 文件设置成工电子程信文息件工程学院
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4.时序仿真
5.生成原件符号
执行File-Create/Update-Create Symbol File for Current File 命令将本设计电路封装成一个元件符号，供以后在原理图编 辑器下进行层次设计时调用。
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选择编译器
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编译窗
完成编译！
步骤5：时序仿真
首先选择此项， 为仿真测试新 建一个文件
选择波形 编辑器文件
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(1)
建立波形文件。
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从SNF文件中 输入设计文件
的信号节点
SNF文件中 的信号节点
RTL阅读器是观察和确定源设计是否实现了设计要 求的理想工具。
执行仿真验证设计功能之前使用RTL阅读器查找设 计中的问题，可以在设计早期发现问题，为后期 的验证工作节省时间。
当设计通过编译后，选择QuartusⅡ主窗口Tools 菜单下Netlist Viewers\RTL Viewer命令，弹出 RTL阅读器窗口
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1.新建工程
选择Cyclone系列
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选择器件的封 装形式、引脚 数目和速度级 别约束可选器 件的范围。
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1.新建工程
1.新建工程
询问是否选择其他EDA工具
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显示由新建工程指南建立的工程文件摘要
一位全加器可由两个一位半加器完成。 为全加器新建工程，并将半加器生成的符号文件
和原理图文件（.bdf）都拷贝到全加器工程目录 中。
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全加器
原理图设计实例（Maxplus II）
半加器 全加器
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图4-21 在顶层编辑窗中设计好全加器 (3) 将当前文件设置成Project。 (4) 编译此顶层文件f_adder.gdf，然后建立波形仿真文件。
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图4-22 1位全加器的时序仿真波形 (6) 锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。
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4.时序仿真
波形文件
4.时序仿真
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4.时序仿真
鼠标在该处单击右键，出现 子菜单，选择Insert Node or Bus命令
4.时序仿真
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选择60微秒 比较合适
(5) 加上输入信号。
(6) 波形文件存盘。
用此键改变仿真 区域坐标到合适
位置。
点击‘1’，使拖黑 的电平为高电平
图4-12 为输入信号设定必要的测试电平或数据
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电子信息工程学院图4-13 保存仿真波形文件
(7) 运行仿真器。 选择仿真器
图4-14 运行仿真器
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全加器
(1) 仿照前面的“步骤2”，打开一个新的原理图编辑窗口
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在顶层编辑窗中调出已 设计好的半加器元件
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(2) 完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。
(5) 对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输 入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。
基本元件库 Logic子库包含与门、或门和非门
重复-插入模式选否 作为流程图模块插入符号选否
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2.编辑原理图设计文件
2.编辑原理图设计文件
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2.编辑原理图设计文件
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1.新建工程
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1.新建工程
可先在电脑中建 立工程项目存放 的目录如：
D:\EDA_book\cod e\Chapter2\BiJiao Qi
1.新建工程
工程项目目录 项目名称 项目顶层设计实体名称
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4.时序仿真
设置仿真时间长度：默认为1us，通常将其设置为100us
4.时序仿真
设置网格尺寸：默认为10ns， 由于竞争冒险的存在，在仿 真时信号波形和大量毛刺混 叠在一起，影响仿真结果， 通常设置为500ns

合集下载

Quartus原理图输入法指南

Quartus原理图输入法指南


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二、形成原理图设计文件
1、建立原理图设计文件 从菜单File→New进入，在6种设计输入法中选择原理图输 入法，单击OK，即可进入原理图编辑器
提 示 ： 硬 件 实 验 课 程 要 求 如 此
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2、编辑原理图设计文件 ⑴元件的选择与放置 *可在Symbol对话框中选择元件，单击OK
提示： *弹出Symbol方法：双 击鼠标左键、工具条… *元件库包含系统库和 Project库两类 *Project库由用户自定 义符号文件(.bsf)组成 *亦可在编辑区用Copy 及Paste命令实现选择
*在编辑区可移动元件，放置到合适的位置管脚类型，使工具箱相应连接线有效 *在源处按下鼠标左键、移至目标处、松开鼠标左键即可
提示： *连接线有3种：Node、 Bus、Conduit *所连接的源端、目标 端元件管脚类型应相同 *应避免移动元件时产 生多余交叉点 *工具箱有多种功能
提示： 修改原理图文件 后，必须重新编译、 生成仿真网表
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⑵进行功能仿真 *在对话框的Simulator input中输入仿真波形文件名 *在对话框中单击Start，即可开始功能仿真 *在对话框中单击Report，可查看、核对输出波形
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五、对原理图设计文件进行硬件测试
1、器件设置及引脚锁定
⑴器件设置 [该步骤可缺省] *从菜单Assignments→Device进入，可重新选择器件 *单击Device & Pin Options…，可配置Unused Pins状态等
提示： 有多种方法 触发编译开始
*编译结束时，会报告警告或错误的统计情况 *编译出错时，按Message提示修改错误，直至编译通过
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四、对原理图设计文件进行时序仿真
数字电路Quartus_II_原理图输入法设计

数字电路Quartus_II_原理图输入法设计

数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计一、实验目的1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用二、实验仪器和器件1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板三、实验内容1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2）用实验内容1中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号四、设计过程1.设计半加器：可知半加器函数S = A⊕B，C = AB。

故设计为然后点击File ->Save As, 找到要保存的文件夹，Add file to current project前面的“√”,再选择File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf文件储存在工程目录内，方便下次调用。

2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：五、实验过程1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。

设置合适的仿真结束时间，对输入变量设置合适的仿真时钟周期。

开始仿真，得到实验的仿真波形：1）半加器：真值表：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1半加器仿真波形：波形满足S = A⊕B，C = AB，逻辑正确。

2）全加器：真值表：输入输出a b ci co s0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器仿真波形：波形满足函数：co = (a⊕b)ci + ab，s = a⊕b⊕ci，逻辑无错。

QuartusII开发原理图+

QuartusII开发原理图+


2.1 Quartus Ⅱ软件简介
➢ 输出系统测试组件。 ➢ 输出生成系统基于存储器映射和组成的
定制软件开发套件(SDK)。 SOPC Builder使设计者能够集中精力 在用户逻辑设计上，无需手工完成系统 集成任务从而提升了系统性能。
2.1 Quartus Ⅱ软件简介
3．在设计周期的早期就对IO引脚进行 分配和确认 QuartusⅡ软件可以进行预先的I／
2.2.2 用原理图方法设计2-4译码器
图2.14 摆放好所有元器件 (3)连接各元器件并命名，有节点标识
2.2.2 用原理图方法设计2-4译码器
原理图和图表模块编辑时所用到的工 具按钮，如图2.15所示。熟悉这些工具的 基本性能，可以大大提高设计速度。
图2.15 编辑工具按钮
2.2.2 用原理图方法设计2-4译码器
2.2.2 用原理图方法设计2-4译码器
图2.9 器件类型设置
2.2.2 用原理图方法设计2-4译码器
（4） 结束设置 单击图2.8中的“Next”按钮后进入
最后确认的对话框，如图2.9所示。从图 中可以看到建立的工程名称、选择的器 件等信息，如果无误的话，单击 “Finish”按钮，出现如图2.10所示的 窗口，在资源管理窗口中可以看到新建 的名称“2_4decoder”工程。
图2.22 列出输入/输出节 点
2.2.2 用原理图方法设计2-4译码器
（3） 在图2.22界面中单击“>>”按钮， 则将所有输入/输出复制到右边的一侧。也 可以只选择其 中的一部分， 根据情况而定， 如图2.23所示。
图2.23 选择输入/输出节点
2.2.2 用原理图方法设计2-4译码器
（4） 在图2.23界面中单击“OK”按钮 后，返回“Inter Node or Bus”对话框。 此时，在“Name”和“Type”栏里出现了 “Multiple Items”，如图2.24所示。
FPGA轻松学习用QuartusII通过原理图完成与门电路设计

FPGA轻松学习用QuartusII通过原理图完成与门电路设计

FPGA轻松学习用QuartusII通过原理图完成与门电路设计打开QuartusII软件，程序主界面如下：1，新建一个工程点击File——>New Project Wizard，打开创建新工程向导，这里你将完成工程的基本设定选项。

1，Project name and directory——工程的名称与目录2，Name of the top-level design entity——顶层设计实体的名称3，Project files and libraries——项目文件与库4，Target device family and device——目标设备的族类5，EDA tool settings——EDA工具设定这里一般设定好工程名称和目录，顶层设计实体名称以及目标设备族类就可以了，其他的暂时直接使用默认项就可以了。

2，新建一个设计文件通过点击File——>New打开新建文件选择框，由于我们这里使用原理图描述实现的，则文件类型选择Design Files——>Block Diagram/Schematic File，就新建了一个原理图文件，将其保存起来，注意命名要跟前面设置的顶层设计实体名称相同。

3，编写设计文件接下来开始在文件中绘制原理图，这里首先完成与门的添加，点击左侧工具栏中的Symbol Tool按钮，打开Symbol选择框，选择primitives——>logic——>and2，点击OK后即可在原理图中添加一个2输入的与门了。

在同样通过Symbol Tool中的加入和primitives——>pin——>output加入输入和输出引脚，然后在原理图中把他们用Orthogonal Node Tool即导线连接起来，双击输入输出引脚，为他们设定好名字，pinA，pinB，pinC，就完成了原理图中的设计。

4，编译（分析综合）点击Processing——>Start——>Start Analysis & Synthesis，进行分析综合，就好像是对程序进行编译，等待片刻，如果没有错误，编译报告会输出出来。