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实验一QUARTUSII原理图输入法实验
一，实验目的
熟悉利用Quartusll的原理图输入方法设计简单电子线路，掌握原理图输入法设计思路，掌握层次化设计的方法，并通过8位全家器和5-24线译码器的设计把握利用EDA软件进行电子线路设计的详细流程。
二，实验内容
1，用原理图输入设计一个一位全加器
三，实验原理
1，一个一位全加器可以由两个一位半加器和一个或门构成，先用原理图输入法绘制半加器文件，然后生成半加器模块，保存在当前文件夹。
然后新建一个原理图文件，在当前文件夹中调用2个新生成的半加器模块和一个或门。
然后用导线连接即可。
具体步骤参见课本及半加器和全加器原理图参见课本相关章节。
四，实验设备
Pc机Quartusll软件
五，实验截图
六，实验心得体会。
实验1 原理图输入设计8位全加器11电子2班 邓嘉明 学号：201124121228实验目的：熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA 软件进行电子线路设计的详细流程 实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）八位全加器设计步骤：实验内容：一、一位半加器（1）原理图设计：如图1-1图1-1一位半加器原理图（2）综合一位半加器综合报告：如图1-2图1-2 一位半加器综合报告图流动状态 软件版本 修复名称 顶层文件 器件系列所有逻辑资源所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型（3）功能仿真半加器功能仿真波形图：如图1-3图1-3半加器波形仿真图半加器理论的结果：如表1-1结论：图所以波形图仿真时成功的。
（4）时序仿真半加器时序仿真波形图：如图1-4图1-4 半加器时序仿真波形图结论：时序仿真没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图1-5注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-5 半加器时序仿真延时情况（5）封装一位半加器的封装：如图1-6图1-6 一位半加器封装二、一位全加器（1）一位全加器原理图设计：如图2-1图2-1 一位全加器原理图（2）综合一位全加器综合报告：如图2-2图2-2 一位全加器综合报告（3）功能仿真一位全加器功能仿真波形图：如图2-3果，所以波形图仿真时成功的。
（4）时序仿真一位全加器时序仿真波形图：如图2-4图2-4 一位全加器时序仿真波形图结论:一位全加器时序仿真结果没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图2-5图2-5 一位全加器时序仿真延时情况（5）封装一位全加器封装：如图2-6图2-6 一位全加器封装三、八位全加器（1）原理图设计一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
北京邮电大学实验报告Quartus原理图输入法设计与实现学院：信息与通信工程学院班级：姓名：学号：一、实验名称：Quartus II 原理图输入法设计二、实验任务要求：1.用逻辑门实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2.用实验内容一中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板上测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3. 用3 线-8 线译码器（74LS138）和逻辑门设计并实现相应的函数，仿真验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
二．设计思路与过程：真值表：（1）半加器的逻辑函数是S(A,B)=A⊕B,C=AB.真值表如下A B S CO O 0 0O 1 1 01 0 1 01 1 0 1(2)全加器的逻辑函数是S(A,B,C)=A⊕B⊕C,C(A,B,C)= (A⊕B)C+AB真值表如下A B C S CO O O O OO 0 1 1 0O 1 0 1 0O 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1(3)逻辑函数为F=C B A +C B A +C B A +CBA，真值表如下A B C F0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1运用数字电路中所学习的知识，可以简单设计出半加器，全加器和译码器的实验原理图。
运行并观察仿真结果。
在菜单中选择Pin 项，将自己的输入信号与输出信号与实验板的引脚进行绑定。
将其成功下载后，便可以在实验板上实现相应的功能。
三．实验原理图：1.半加器：2.全加器：3.译码器：1. 半加器：2.全加器：3.译码器：五．仿真波形分析：1. 半加器：半加器是能实现两个1 位二进制数相加求得和数及向高位进位的逻辑电路，加数和被加数分别用a,b 表示，求得的和与向高位进位用变量s,c 来表示。
实验一基于QUARTUSII图形输入电路的设计一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。
2、初步了解QUARTUSII原理图输入设计的全过程。
3、掌握组合逻辑电路的静态测试方法。
二、实验原理3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
其真值表如表1-1所示输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。
但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。
本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。
三、实验内容在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。
通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。
实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。
其电路与FPGA的管脚连接如表1-2所示拨动开关的输出对应FPGA管脚名称图1-1 拨动开关与FPGA接口电路信号名称对应FPGA管脚名信号说明K1 AG12 从K1输出到FPGA的AG12K2 AA8 从K2输出到FPGA的AA8K3 AA10 从K3输出到FPGA的AA10K4 AB8 从K4输出到FPGA的AB8K5 AC5 从K5输出到FPGA的AC5K6 AE3 从K6输出到FPGA的AE3K7 AE4 从K7输出到FPGA的AE4K8 U8 从K8输出到FPGA的U5表1-2 拨动开关与FPGA管脚连接表LED灯与FPGA的接口电路如图1-2所示，当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。
数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计一、实验目的1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用二、实验仪器和器件1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板三、实验内容1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2）用实验内容1中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号四、设计过程1.设计半加器：可知半加器函数S = A⊕B，C = AB。
故设计为然后点击File ->Save As, 找到要保存的文件夹，Add file to current project前面的“√”,再选择File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf文件储存在工程目录内，方便下次调用。
2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：五、实验过程1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。
设置合适的仿真结束时间，对输入变量设置合适的仿真时钟周期。
开始仿真，得到实验的仿真波形：1）半加器：真值表：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1半加器仿真波形：波形满足S = A⊕B，C = AB，逻辑正确。
2）全加器：真值表：输入输出a b ci co s0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器仿真波形：波形满足函数：co = (a⊕b)ci + ab，s = a⊕b⊕ci，逻辑无错。
数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。
一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、 设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。
设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。
2、全加器的实现（可用1中封装好的半加器） 全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。
在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。
可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。
QuartusII原理图设计实验一．实验项目Quartus II原理图设计二．实验目的（小四号宋体，字符及数字用Times New Roman字体）1. 学习EDA集成工具软件Quartus II的使用；2. 熟悉基于PLD的EDA设计流程；3. 学会使用原理图设计小型数字电路；4. 掌握对设计进行综合、仿真、指定引脚和配置下载的方法。
三．实验设备及工具电脑、Quartus II 18.1四．实验内容与步骤1.准备工作：创建Quartus II项目菜单“File/New Project Wizard”,设计输入：采用原理图输入方式新建文件（菜单File/New...）选择原理图文件类型（Block Diagram/Schematic File），扩展名*.bdf放置器件：在原理图的空白处双击鼠标左键（或者工具按钮）选择元件库选择元件双击放置元件放置端口：input、output连线：将鼠标移到一个端口，则鼠标自动变为‘¬’形状。
一直按住鼠标的左键并将鼠标拖到第二个端口。
放开左键，一条连接线就画好了。
连线需要转折，则松开鼠标按钮，再按下按钮继续拖动即可2、编译、综合在Processing菜单选择Start Compilation 项（或者紫色的编译按钮），则自动进行编译，并且软件左侧出现Status状态窗口，给出编译步骤和执行进度。
若设计无错误，则给出编译报告和其他处理步骤的报告。
3、进行仿真：功能仿真、时序仿真新建“激励信号”的波形文件：（菜单File/New...）选择波形文件类型（Wector Waveform File），扩展名*.vwf，打开波形编辑窗口选择要仿真的节点：在“Name”列空白处，右键菜单，如上图所示。
选择菜单“Insert Node or Bus...”，在对话框选择“Nodes Finder”按钮根据过滤条件，列出节点名称：List选择节点OK根据需要编辑输入端口“激励信号”的波形4.硬件测试分配器件的管脚：通过Assignments/Pins 菜单（或者Assignments/Pin Planner，或者Assignments/Assignment Editor菜单，再选择Pin项），或者指定管脚的按钮，均可打开管脚编辑器。
quartusII输⼊原理图及仿真步骤
在Quartus II中输⼊原理图以及实现仿真是学习基本数字电路的好⽅法。
下⾯以⼀个基本的D锁存器为例，在quartus II 13.0中⼀步⼀步来实现原理图输⼊以及仿真过程。
1，创建⼯程
指定⼯程名字以及顶层⽂件名
跳过。
我⽤的是⼩梅哥的AC620开发板，按下⾯的图进⾏选择：
因为输⼊原理图以及⽤波形⽂件来仿真，所以EDA⼯具-simulation中选None
点finish，完成⼯程创建。
随后，创建⼀个波形⽂件。
选择nand2，⼆个输⼊的与⾮门，依次添加四个and2和⼀个⾮门not
通过⼯具栏上⾯输⼊输出⼯具，以及连线⼯具，设计出以下的电路图。
保存电路图为：
启动分析与综合，编译原理图⽂件。
如果有编译错误，修改原理图，直到没有错误。
也要检查警告信息，看是否连线连接正确。
编译后，⽤rtl viewer，可以看到下⾯硬件电路图。
创建vwm格式波形⽂件，输⼊激励源。
插⼊Node和bus后，得到下⾯的波形
通过⼯具栏上⾯⼯具按钮，编辑输⼊Clk和D信号。
产⽣时钟信号：
⽤⿏标选择D，Q信号Q_n,，进⾏编辑,编辑好后，运⾏功能仿真。
功能仿真后的波形，满⾜D latch的时序，全编译后，也可以运⾏时序仿真。
实验一 原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。
2．通过半加器的设计，让学生掌握原理图输入的设计方法。
3．初步了解可编程器件设计的全过程。
二、设计原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、输出，如图1-1。
图1-1 一位半加器示意图表1-1 半加器真值表输入输出Bi Ai Hi Ci0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1一个半加大路的真值表如表1-1所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、程序设计.按照表1-1半加器的电路图添加器件并连线。
要想实现半加器的功能，需在图上添加一个二输入与非门及一个二输入异或门共同组成一个半加器，同时要添加4位功能选择位M[3..0]并设置状态为0001，使得16位拨码开关接到16位数据总线上。
半加器原理图如下：四、程序分析输入输出Bi Ai Hi Ci0 0 0 00 1 1 01 0 1 01 1 0 1由表可知，Hi与Ai，Bi的关系满足异或关系，Ci与Ai，Bi的关系是与的关系。
五程序调试1.编译过程中出现Error: The core supply voltage value of '1.0V' is illegal for the currently，需要简单修改一下*.qsf文件，找到“set_global_assignment - name NOMINAL_CORE_SUPPLY_VOLTAGE”这一行代码，把里面的1.0V改成1.2V。
并保存*.qsf文件。
再次编译，程序无错误。
2添加管脚信息，综合完成后，网表信息会生成。
选择Assignments/Pin Planner进行管脚锁定，锁定所有的输入输出管脚。
§2.3 相关技术基本知识与基本技能一、QuartusⅡ原理图输入法应用数字逻辑电路的基本知识，使用QuartusⅡ原理图输入法可非常方便地进行数字系统的设计。
应用QuartusⅡ原理图输入法，还可以把原有的使用中示规模的通用数字集成电路设计的数字系统移植到FPGA或CPLD中。
下面以一个二人表决器的设计为例说明QuartusⅡ原理图输入法的使用方法。
(一)建立工程文件夹1.新建一个文件夹作为工程项目目录首先在计算机中建立一个文件夹作为工程项目目录，此工程目录不能是根目录，比如D:，只能是根b录下的b录，比如D:\EDA _book\code\Chapter3\BiaoJueQi。
下一页§2.3 相关技术基本知识与基本技能2.建立工程项目运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程，如图2-17所示。
在图2-18界面中单击Next按钮。
在所弹出的图2-19 New Project Wizard对话框中，填写Directory，Name, Top-Level Entity等项目。
其中第一、第二、第三个文本框分别是工程项目目录、项目名称和项目顶层设计实体的名称。
单击Next按钮，出现添加工程文件的对话框，如图2-20所示。
若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择FPGA器件的型号，如图2-21所示。
下一页上一页§2.3 相关技术基本知识与基本技能在Family下拉框中，根据需要选择一种型号的FPGA，比如Cyclone系列FPGA。
然后在“Available devices:”中根据需要的FPGA 型号选择FPGA型号，比如“EP1C3T144C8”，注意在Filters一栏中选中“Show Advanced Devices”以显示所有的器件型号。
再单击Next按钮，出现如图2-22所示对话框。
QuartusII的使用：原理图输入篇QuartusII是MaxplusII的升级版，其功能比MaxplusII更加强大，主要是增加了与其它EDA工具（仿真、综合等工具）的接口，另外它具有更强大的时序分析、时序优化等功能。
这里主要介绍QuartusII的基本功能与使用方法：1．新建一个文件夹作为工程项目目录，注意此目录不能为根目录，不能用中文命名。
2．为设计建立项目及文件(1)建立项目（或工程project）在file下选择new project wizard（左下图），在弹出的窗口中第一个空格框内选择该项目存放的路径（即第1步所建立的项目目录的路名称（右下图，注意项目名称一定不能为中文，只能为英文，比如可取名为myproject），完成后点击finish。
(2)建立原理图文件执行File—New，选择Block Diagram/Schematic File，执行File—Save as命令，给文件取名，文件名同样用英文命名，文件名的后缀为.bdf，将Add file to currentproject选项选中，使得该文件添加到刚建立的工程中去。
3．建立原理图文件(1)编辑输入原理图文件在原理图编辑区的一个位置双击鼠标的左键，将弹出Symbol对话框，或单击鼠标右键在弹出的选择对话框中选择Insert—Symbol，也会弹出Symbol对话框。
用单击的方法展开Liabraries栏中的元件库，其中Primitives为基本元件库，打开Logic子库，里面是常用的与门、或门和非门等门电路。
选中要用的元件，点击OK按钮，将该图样移动到编辑区合适的地方单击鼠标左键便可。
所需的元件都画好后，将所有的门电路按照连接好。
（2）设定各输入输出引脚名。
双击任意一个input元件，在弹出的引脚属性对话框中的第一行Pin name(s)文本框中填入引脚名称即可，第二行默认值，不需要改动。
用类似的方法设定其他输入和输出引脚名。
