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北京邮电大学实验报告Quartus原理图输入法设计与实现学院：信息与通信工程学院班级：姓名：学号：一、实验名称：Quartus II 原理图输入法设计二、实验任务要求：1.用逻辑门实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2.用实验内容一中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板上测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3. 用3 线-8 线译码器（74LS138）和逻辑门设计并实现相应的函数，仿真验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
二．设计思路与过程：真值表：1 1 1 1 1(3)逻辑函数为F=C B A +C B A +C B A +CBA，真值表如下A B C F0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1运用数字电路中所学习的知识，可以简单设计出半加器，全加器和译码器的实验原理图。
运行并观察仿真结果。
在菜单中选择Pin 项，将自己的输入信号与输出信号与实验板的引脚进行绑定。
将其成功下载后，便可以在实验板上实现相应的功能。
三．实验原理图：1.半加器：2.全加器：3.译码器：四．仿真波形图：1. 半加器：2.全加器：3.译码器：五．仿真波形分析：1. 半加器：半加器是能实现两个1 位二进制数相加求得和数及向高位进位的逻辑电路，加数和被加数分别用a,b 表示，求得的和与向高位进位用变量s,c 来表示。
易得c=ab，s=a⊕b，故只有当a,b 同时为高位时，c才输出高位，只要当a,b 不同时，则s 输出高位。
波形与理论完全符合。
2. 全加器：全加器是实现两个1 位二进制数及低位来的进位相加（即将3 个二进制数相加）求得和数及向高位进位的逻辑电路。
，由其原理易得，s=a⊕b⊕ci ，（a⊕b）c= ci+ab,将理论与波形图对比，完全符合。
§2.3 相关技术基本知识与基本技能一、QuartusⅡ原理图输入法应用数字逻辑电路的基本知识，使用QuartusⅡ原理图输入法可非常方便地进行数字系统的设计。
应用QuartusⅡ原理图输入法，还可以把原有的使用中示规模的通用数字集成电路设计的数字系统移植到FPGA或CPLD中。
下面以一个二人表决器的设计为例说明QuartusⅡ原理图输入法的使用方法。
(一)建立工程文件夹1.新建一个文件夹作为工程项目目录首先在计算机中建立一个文件夹作为工程项目目录，此工程目录不能是根目录，比如D:，只能是根b录下的b录，比如D:\EDA _book\code\Chapter3\BiaoJueQi。
下一页§2.3 相关技术基本知识与基本技能2.建立工程项目运行Quartus Ⅱ软件，执行File=>New Project Wizard 命令，建立工程，如图2-17所示。
在图2-18界面中单击Next按钮。
在所弹出的图2-19 New Project Wizard对话框中，填写Directory，Name, Top-Level Entity等项目。
其中第一、第二、第三个文本框分别是工程项目目录、项目名称和项目顶层设计实体的名称。
单击Next按钮，出现添加工程文件的对话框，如图2-20所示。
若原来己有文件，可选择相应文件，这单直接单击Next进行下一步，选择FPGA器件的型号，如图2-21所示。
下一页上一页§2.3 相关技术基本知识与基本技能在Family下拉框中，根据需要选择一种型号的FPGA，比如Cyclone系列FPGA。
然后在“Available devices:”中根据需要的FPGA 型号选择FPGA型号，比如“EP1C3T144C8”，注意在Filters一栏中选中“Show Advanced Devices”以显示所有的器件型号。
再单击Next按钮，出现如图2-22所示对话框。
q u a r t u s__用原理图输入法设计八位全加
器实验
实验一用原理图输入法设计八位全加器
一实验目的
熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二实验原理
一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。
而1位全加器可以按照5.4节介绍的方法来完成。
三实验内容
1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。
半加器原理图如下所示：
半加器仿真波形图如下图所示：
一位全加器原理图如下所示：
一位全加器仿真波形如下图所示：
2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、和硬件测试。
建议选择电路模式1（附图F-2）：键2、键1输入8位加数：键4、键3输入8位被加数：数码6和数码5显示加和：D8显示进位cout。
八位全加器原理图如下所示：
八位全加器波形图如下所示：
四实验总结
通过本次实验，我掌握了Quartus II 的原理图输入方法设计简单组合电路和层次化设计的方法和详细流程。
fadd instab cs co实验二 QuartusII 原理图输入法层次化设计一、实验目的1. 掌握原理图文件的设计方法2. 掌握调用模块设计原理图文件的方法3. 掌握原理图文件层次化设计的方法 二、 实验器材 计算机与QuartusII 工具软件三、实验原理1、按照原理图设计法的步骤操作，根据图1设计一个一位全加器，编译仿真通过后，把fadd.bdf 文件生成fadd.bsf 符号文件，以备在项目二中调用该符号。
2、 按图2设计一个四位二进制加法器，设计原理图前，需将1中的fadd.bdf 和fadd.bsf 文件复制到此项目目录下 四、实验步骤（一）设计一位全加器1. 在D 盘下新建文件夹：D:\fadd2. 新建项目fadd ：1）打开QuartusII2）File →New Project Wizard …… 3）选择项目文件夹路径：D:\fadd 4）输入项目名和文件名：fadd 5）点击“Next ”，直到最后。
3. 建立原理图文件fadd ：1）File →New2）选择第二项：Block Diagram/Schematic File 4. 画电路图（见图1）1）选择器件：GND 、vcc 、74151、input 、output 。
2）连线：节点线。
3）修改输入输出名称。
输入：a 、b 、c 。
输出：s 、co 。
5. 保存设计图形文件。
Save ：路径（D:\fadd ） 6. 点击图标，对文件进行编译。
如有错误，重复第4、5步。
7. 执行File →Create/Update →Create Symbol Files for Current File 命令，生成符号文件hadd.bsf 。
（二）设计四位二进制加法器1、在D盘下新建文件夹：D:\add42、将项目（一）中的fadd.bdf和fadd.bsf文件复制到此项目目录下3、新建项目add4：a)打开QuartusIIb)File→New Project Wizard ……c)选择项目文件夹路径：D:\add4d)输入项目名和文件名：add4e)点击“Next”，直到最后。
Quartus2原理图输入法(上机实训)原理图输入法设计三人表决器实验一：Quartus II 7.2 启动___________•方法一、直接双击桌聞上的图标Lawd，可以打开Quartus IT 7.2 ：•方法二、执行：【开始【程序】一(Alteral - [Quartus II 7. 2] - (Quartus II 7. 2 TalkBack Install]菜单命令，可N打开软件°•启动软件后，甘你的电脑没有Internet互联网，会岀现提示，提示你没有连接到Altera的官方网站*将无法获得更新的资潞f点击瞪确定d继续，因为这不影响软件的正常使用・二Quartus II 7.2 软件界面"Lx -gggp isfcirn 4詰4仝：- • ”ZL」J 土Quartus II 7.2软件的狀认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、整源管理窗口* 程序编译或仿真运行状态的显示窗口、程序編译或仿頁的结果显示窗口和工程編辑T作区组成・三:Quartus II 7.2软件使用：_. ^I C E SC："' S■--仕n_1.新建项目工程使用Quartusl门.2设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件(CTLD、FPGA)中.因软件在完成密个设计、编译.仿真和下载等这些丁.作过程中，会有很多相芸的文件产生，刃了便于管理这些设计文件・我们在设计电踣Zllih先骡建立一个项口工程(NewProject)・幷设瓷好这个工稗能正常工作的相关条件和坏境・建立工程的方法和步骤如下:（1）先建一个文件夹。
就在电脑本地硬盘找个地方建一个用于保存下一步工作中要产生的工程项目的文件夹.注意，文件夹的命名及其保存的路径中不能育中文字符.（2）再开始建立新项目工程・方法如右图点击：［File］菜单，选择下拉列衰中的［New Project Wizard...J 令・打开建立新项目工程的向导对话框。
QuartusII操作技巧1、原理图输入时，标注可以通过复制，然后重命名设置，要注意的是，复制时必须连同连线一起复制，否则粘贴后就是纯文本而不是标注了。
2、原理图输入时，输入端口命名的技巧：假设输入端为a[7..0]、b[7..0]，则只需要先输入两个输入端口，将其命名为a0、b0并连好导线，然后将端口和导线一并复制，则可以很方便地生成a1b1……a7b7；同理，假设输出端为sum[7..0]，则只需要先输入一个输出端口，将其命名为sum0并连好导线，然后将端口和导线一并复制，则可以很方便地生成sum1……sum7。
3、在仿真集成环境下，软件默认位于上面的位为高位，下面的位为低位，如果有必要将上下位顺序颠倒时，可以将所有位全部选中，点仿真工具条上的，选中即可。
这里decending是指降序，ascending是升序。
4、在移位程序中，如果想把中间信号添加进仿真文件以显示移位过程，可这样操作：在name栏单击右键，insert nodes or bus→ node finder→Filter: pins:all & Register: post-fitting，然后list就可以显示并添加中间信号；引脚锁定时，在node filter的空白处单击右键，点node finder，方法同前。
另外，在锁定输出端dataout，中间信号是q[7..0]时，dataout和q[7]（或q[0]）锁定在同一个引脚才不会出现警告。
5、实验过程中，同一工程如果有几个设计实体，一则要注意编译前设置顶层实体，方法：project→set as top-level entity；二则要注意在仿真前设置当前要仿真的文件，否则会出现找不到仿真源文件的错误提示，方法：assignments|settings…下的simulator选项卡中选择simulation input 文件，并且在此选项卡里，还可以设置。
6、关于（）和[]在原理图源文件和VHDL源文件中的使用。
