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Ｑｕa ｒtus2原理图输入法(上机实训）一、实验目的1．熟悉Ｑuartus2的使用方法。
２.熟悉Quartu ｓ２原理图输入法的全过程。
二 、实验设备:1. 计算机2. Quartus Ⅱ软件 三、实验原理1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多,我们用一个与门、一个非门和同或门（xnor 为同或符合,相同为1，不同为0）来实现。
先设计底层文件:半加器,再设计顶层文件全加器。
（1） 半加器的设计：半加器表达式：进位:ｃo=ａ and b和:ｓｏ=a x ｎｏｒ （ not b )半加器原理图如下：I113coa sob101010110001100co so b a notxnor2and2（2） 全加器的设计： 全加器原理图如下:I113ain cout cout ain bin sumcinbin sumcinf_adderor2af e du3u2u1b acco soBco soBh_adder A h_adderA四、实验内容1．用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
２．用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能。
3.用Ｄ触发器设计一个四位可以自启动的环形计数器，仿真验证其功能。
五、实验步骤参考１、设计思路和过程（1）半加器的设计:通过对半加器的逻辑功能的分析可以知道,半加器完成２进制加法并有进位功能，因此使用与门和异或门即可完成逻辑功能。
打开Quartuｓ２并创建工程文件后,添加与门和异或门,2个输入端，2个输出端,并连线，即完成半加器的电路设计。
（2）全加器的设计：通过对全加器的逻辑功能的分析可以知道,全加器完成带有后位进位的2进制加法并向前进位，因此用(１)中的2个半加器和一个或门就可以完成该逻辑功能。
即完成3个2进制数的相加，一个半加器的其中一个输入端借另一个的S输出端,该半加器的Ｓ输出端即为全加器的S输出端。
北京邮电大学实验报告Quartus原理图输入法设计与实现学院：信息与通信工程学院班级：姓名：学号：一、实验名称：Quartus II 原理图输入法设计二、实验任务要求：1.用逻辑门实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2.用实验内容一中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板上测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3. 用3 线-8 线译码器（74LS138）和逻辑门设计并实现相应的函数，仿真验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
二．设计思路与过程：真值表：（1）半加器的逻辑函数是S(A,B)=A⊕B,C=AB.真值表如下A B S CO O 0 0O 1 1 01 0 1 01 1 0 1(2)全加器的逻辑函数是S(A,B,C)=A⊕B⊕C,C(A,B,C)= (A⊕B)C+AB真值表如下A B C S CO O O O OO 0 1 1 0O 1 0 1 0O 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1(3)逻辑函数为F=C B A +C B A +C B A +CBA，真值表如下A B C F0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1运用数字电路中所学习的知识，可以简单设计出半加器，全加器和译码器的实验原理图。
运行并观察仿真结果。
在菜单中选择Pin 项，将自己的输入信号与输出信号与实验板的引脚进行绑定。
将其成功下载后，便可以在实验板上实现相应的功能。
三．实验原理图：1.半加器：2.全加器：3.译码器：1. 半加器：2.全加器：3.译码器：五．仿真波形分析：1. 半加器：半加器是能实现两个1 位二进制数相加求得和数及向高位进位的逻辑电路，加数和被加数分别用a,b 表示，求得的和与向高位进位用变量s,c 来表示。
数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计【实验目的】 (1)【实验仪器和器件】 (1)【实验内容】 (1)【设计过程】 (2)【实验过程】 (3)【故障分析及解决】 (5)【实验总结】 (5)【实验目的】1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用【实验仪器和器件】1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板【实验内容】1）用逻辑门设计实现一个半加器，仿真验证其功能生成新的半加器图形模块2）使用半加器图形模块和逻辑门实现全加器，仿真验证其功能，下载到实验板测试，用拨码开关设定输入信号，LED显示输出信号3）用74LS138和逻辑门实现函数F = (~C·~B·~A)+(~C·B·~A)+(C·~B·~A)+(C·B·A)，并仿真验证其功能，下载到实验板测试。
用拨码开关设定输入信号，LED显示输出信号。
【设计过程】1.设计半加器：可知半加器函数S = A⊕B，C = AB。
故设计为然后点击File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf 文件储存在工程目录内，方便下次调用2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：3.用74138设计函数F = (~C·~B·~A)+(~C·B·~A)+(C·~B·~A)+(C·B·A)：输入由高位到低位依次为A B C，添加非门和或门，组成函数：【实验过程】1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。
在QuartusII中用原理图输入法设计8位全加器VHDL与集成电路设计实验报告实验二：在QuartusII中用原理图输入法设计8位全加器姓名院系学号任课教师指导教师评阅教师实验地点实验四号楼611室实验时间2012 年11月实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。
而一个1位全加器可以按照6.1节的方法来完成实验内容：实验内容1：按照6.1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum 和cout实验内容2：实验内容2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout实验过程：1、先建立工程，再建立第一个半加器.bdf文件，进行元件逻辑器件选择，放置好端口器件，连接好线，改好名字2、进行编译综合。
3、再在半加器的基础上建立全加器。
注意半加器要进行包装成一个元件。
4、再在全加器的基础上建立起8位全加器。
同样要把全加器进行包装。
5、仿真分析：建立一个.vwf文件，设定好各个输入端口频率，进行仿真分析。
6、硬件测试：引脚锁定，综合，接实验箱的线，打开电源，如果没有驱动，进行驱动选择。
点击下载按钮，进行下载测试。
5、测试过程及结果：引脚锁定4个按键，按前两个按键，前两位的数码管的前两个数码管显示两个数，还有另外两个数码管6/5显示和，按另外两个键，后两位的数码管显示当前的数，结果那6/5两个数码管显示这两个数加起来的和。
QuartusII的使用：原理图输入篇QuartusII是MaxplusII的升级版，其功能比MaxplusII更加强大，主要是增加了与其它EDA工具（仿真、综合等工具）的接口，另外它具有更强大的时序分析、时序优化等功能。
这里主要介绍QuartusII的基本功能与使用方法：1．新建一个文件夹作为工程项目目录，注意此目录不能为根目录，不能用中文命名。
2．为设计建立项目及文件(1)建立项目（或工程project）在file下选择new project wizard（左下图），在弹出的窗口中第一个空格框内选择该项目存放的路径（即第1步所建立的项目目录的路名称（右下图，注意项目名称一定不能为中文，只能为英文，比如可取名为myproject），完成后点击finish。
(2)建立原理图文件执行File—New，选择Block Diagram/Schematic File，执行File—Save as命令，给文件取名，文件名同样用英文命名，文件名的后缀为.bdf，将Add file to currentproject选项选中，使得该文件添加到刚建立的工程中去。
3．建立原理图文件(1)编辑输入原理图文件在原理图编辑区的一个位置双击鼠标的左键，将弹出Symbol对话框，或单击鼠标右键在弹出的选择对话框中选择Insert—Symbol，也会弹出Symbol对话框。
用单击的方法展开Liabraries栏中的元件库，其中Primitives为基本元件库，打开Logic子库，里面是常用的与门、或门和非门等门电路。
选中要用的元件，点击OK按钮，将该图样移动到编辑区合适的地方单击鼠标左键便可。
所需的元件都画好后，将所有的门电路按照连接好。
（2）设定各输入输出引脚名。
双击任意一个input元件，在弹出的引脚属性对话框中的第一行Pin name(s)文本框中填入引脚名称即可，第二行默认值，不需要改动。
用类似的方法设定其他输入和输出引脚名。
Quartus2原理图输入法（上机实训）
一、实验目的
1．熟悉Quartus2的使用方法。
2．熟悉Quartus2原理图输入法的全过程。
二 、实验设备：
1. 计算机
2. Quartus Ⅱ软件 三、实验原理
1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方
法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不
同为0）来实现。
先设计底层文件：半加器，再设计顶层文件全加器。
（1） 半加器的设计：
半加器表达式：进位：co=a and b 和：so=a xnor ( not b )
半加器原理图如下：
（2） 全加器的设计: 全加器原理图如下：
四、实验内容
1．用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2．用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能。
3．用D 触发器设计一个四位可以自启动的环形计数器，仿真验证其功能。
五、实验步骤参考
1、设计思路和过程
I113ain cout cout ain bin sum
cin
bin sum
cin
f_adder
or2a
f e d
u3
u2
u1
b a
c
co so
B co so
B
h_adder A h_adder
A I113co
a so
b
1
0101
0110001
10
0co so b a not
xnor2
and2
（1）半加器的设计：通过对半加器的逻辑功能的分析可以知道，半加器完成2进制加法并有进位功能，因此使用与门和异或门即可完成逻辑功能。
打开Quartus2并创建工程文件后，添加与门和异或门，2个输入端，2个输
出端，并连线，即完成半加器的电路设计。
（2）全加器的设计：通过对全加器的逻辑功能的分析可以知道，全加器完成带有后位进位的2进制加法并向前进位，因此用（1）中的2个半加器和一个或门
就可以完成该逻辑功能。
即完成3个2进制数的相加，一个半加器的其中一
个输入端借另一个的S输出端，该半加器的S输出端即为全加器的S输出端。
2个半加器的CO进位端进行或运算后的输出即为全加器的CO输出。
（3）环形计数器的设计：通过对环形计数器的逻辑功能的分析可以知道，该环形计数器完成4位循环计数，并可以自启动。
因此需要4个D触发器，4个D
触发器依次想连并且第一第二第三个D触发器的输出进行或非运算后接入第
一个D触发器的输入端，即可完成自启动的计数功能，CP时钟脉冲接入每
个触发器即完成电路设计。
2、实验原理图
半加器原理图
全加器原理图
环形计数器原理图
3、仿真波形图
半加器仿真波形
全加器仿真波形
环形计数器仿真波形
六、仿真波形分析
1、半加器仿真波形分析：
当半加器的2个输入端都输入0时，即P=Q=0时，S=0，进位端CO=0. 当半加器2个输入端有一个为1时。
即P=1,Q=0 或P=0,Q=1时，S=1，进位端CO=0. 当半加器2个输入端都为1时，即P=Q=1时，S=0，进位端进位，CO=1.
2、全加器仿真波形分析：
当全加器2个输入端都为0时，即A=B=0时，若低位进位输入CI=0，则S=0，进位输出端CP=0。
若低位进位输入CI=1，则S=1，进位输出端CP=0. 当全加器2个输入端有一个为1时，即A =0，B=1或A=1B=0时，若低位进位输入CI=0，则S=1，进位输出端CP=0。
若低位进位输入CI=1，则S=0，进位输出端CP=1. 当全加器2个输入端都为1时，即A=B=时，若低位进位输入CI=0，则S=0，进位输出端
CP=1。
若低位进位输入CI=1，则S=1，进位输出端CP=1.
3、环形计数器仿真波形分析：
当输入时钟脉冲信号发生变化时，4个输入端依次输出高电平，并在一轮完成后重新开始。
5、仿真波形图中的毛刺现象是由于什么原因造成的？
答：是由于冒险造成的。
