下载文档原格式
2.4 原理图输入设计方法利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识。
Quartus Ⅱ提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的巨功能块LPM库。
但更为重要的是，Quartus Ⅱ还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以及使用方便精度良好的时序仿真器。
以传统的数字电路实验相比为例，Quartus Ⅱ提供原理图输入设计功能具有显著的优势：①能进行任意层次的数字系统设计。
传统的数字电路实验只能完成单一层次的设计，使得设计者无法了解和实现多层次的硬件数字系统设计；②对系统中的任一层次，或任一元件的功能能进行精确的时序仿真，精度达0.1ns，因此能发现一切对系统可能产生不良影响的竞争冒险现象；③通过时序仿真，能对迅速定位电路系统的错误所在，并随时纠正；④能对设计方案作随时更改，并储存入档设计过程中所有的电路和测试文件；⑤通过编译和编程下载，能在FPGA或CPLD上对设计项目随时进行硬件测试验证。
⑥如果使用FPGA和配置编程方式，将不会有任何器件损坏和损耗；⑦符合现代电子设计技术规范。
传统的数字电路实验利用手工连线的方法完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按电路图连上即可，而不必顾及引线的长短、粗细、弯曲方式、可能产生的分布电感和电容效应以及电磁兼容性等等十分重要的问题。
以下将详细介绍原理图输入设计方法，但读者应该更多地关注设计流程，因为除了最初的图形编辑输入外，其它处理流程都与文本（如VHDL文件）输入设计完全一致。
2.4.1 1位全加器设计向导1 为本项设计建立文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。
数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计【实验目的】 (1)【实验仪器和器件】 (1)【实验内容】 (1)【设计过程】 (2)【实验过程】 (3)【故障分析及解决】 (5)【实验总结】 (5)【实验目的】1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用【实验仪器和器件】1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板【实验内容】1）用逻辑门设计实现一个半加器，仿真验证其功能生成新的半加器图形模块2）使用半加器图形模块和逻辑门实现全加器，仿真验证其功能，下载到实验板测试，用拨码开关设定输入信号，LED显示输出信号3）用74LS138和逻辑门实现函数F = (~C·~B·~A)+(~C·B·~A)+(C·~B·~A)+(C·B·A)，并仿真验证其功能，下载到实验板测试。
用拨码开关设定输入信号，LED显示输出信号。
【设计过程】1.设计半加器：可知半加器函数S = A⊕B，C = AB。
故设计为然后点击File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf 文件储存在工程目录内，方便下次调用2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：3.用74138设计函数F = (~C·~B·~A)+(~C·B·~A)+(C·~B·~A)+(C·B·A)：输入由高位到低位依次为A B C，添加非门和或门，组成函数：【实验过程】1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。
QuartusII原理图设计一．实验项目Quartus II原理图设计二．实验目的1.学习EDA集成工具软件Quartus II的使用；2.熟悉基于PLD的EDA设计流程；3.学会使用原理图设计小型数字电路；4.掌握对设计进行综合、仿真、指定引脚和配置下载的方法。
三．实验设备及工具Quartus II 18.1四．实验内容与步骤0、准备工作：创建Quartus II项目菜单“File/New Project Wizard”,逐步设置：工作目录、项目名和实体名；是否添加设计文件；选择器件；是否使用第三方EDA工具。
1、设计输入：采用原理图输入方式新建文件（菜单File/New...）选择原理图文件类型（Block Diagram/Schematic File），扩展名*.bdf放置器件：在原理图的空白处双击鼠标左键（或者工具按钮）->选择元件库->选择元件->双击放置元件放置端口：input、output连线：将鼠标移到一个端口，则鼠标自动变为‘¬’形状。
一直按住鼠标的左键并将鼠标拖到第二个端口。
放开左键，一条连接线就画好了。
连线需要转折，则松开鼠标按钮，再按下按钮继续拖动即可。
修改端口名称：注意，一个设计中不允许有重复的端口名。
保存文件：最好先建一个子目录，指定文件名，把文件保存在这个目录下。
2、编译、综合在Processing菜单选择Start Compilation项（或者紫色的编译按钮），则自动进行编译，并且软件左侧出现Status状态窗口，给出编译步骤和执行进度。
若设计无错误，则给出编译报告和其他处理步骤的报告。
若有错误，则根据错误提示修改设计文件，重新编译。
3、进行仿真：功能仿真、时序仿真新建“激励信号”的波形文件：（菜单File/New...）选择波形文件类型（Wector Waveform File），扩展名*.vwf，打开波形编辑窗口选择要仿真的节点：在“Name”列空白处，右键菜单，如上图所示。
实验二QuartusII原理图设计方法一、实验目的1.熟悉利用QuartusII的原理图输入方法设计简单组合电路；2.掌握层次化设计方法。
二、实验任务1.使用原理图设计方法完成半加器和全加器的设计。
（1）打开QuartusII软件新建工程。
进入创建项目（project）向导第一行是项目地址、第二行是项目名称、第三行是该项目顶层实体的名称。
没有要添加的文件，点击next选择器件类型选择仿真工具进入索引页面（summary），观察是否有错误，没有错误。
点击finish，完成项目的创建。
选择菜单file→New，弹出对话框，选择Block Diagram/Schematic File，点击OK直接在原理图上双击，出现对话框，在name栏中输入元件名。
点击ok。
依次添加其他其他元件完成半加器设计。
点击工具栏中的compile，进行编译正确无误后进入下一步骤。
（3）使用ModelSim-Altera仿真首先我们可以点击菜单栏的Processing→Start→Start Test Bench Template Writer，随后弹出提示“Test Bench Template Writer was successful”，那么我们就已经创建了一个Verilog 测试脚本，在此脚本中，我们可以设计一些测试激励输入并且观察相应输出，借此我们就能够验证原工程的设计代码是否符合要求。
我们打开工程路径下的/simulation/modelsim 文件夹，可以看到一个名为h_adder.vt 的测试脚本文件创建了。
我们可以在Quartus II 中打开这个文件，并且将其重新编辑如下：完成测试脚本编写，我们接着需要打开菜单栏的Assigement→Settings 选项，选择Category→EDA Tool Setting→Simulation，在右边的相关属性中做如图所示的设置，在选中Comple test bench 后，我们要点击后面的Test Benches…按钮去选择刚才创建的测试脚本。
