pcb叠层参考

PCB 经典层叠
图5.24 到5.26 举例说明了分别为4 层、6 层和10 层的三个板子的经典叠层布局。

在下面描述的这些双层设计中，使用通常的环氧的环氧树脂多层制造方法，超过了10 层、设计者通常结合使用另外的地平面隔离布线层。

这些叠层适用于高速计算机产品，嵌入在屏蔽很好的板卡机架里，如果系统必须通过FCC，VDE，TENPEST 或其他的电磁辐射标准，并且没有屏蔽很好的板卡机架，那幺这些简单的叠层对达到你的目的的还是不充分的。

在每个图中，提到的水平由线的垂直布线是指该层的走线方向。

通常每层上的走线由放时彼此平行，并且与同它相邻一层的布线垂直。

在同一层上，很少有线走对角线，或者拐一个90 度的弯。

这一原则会增加布线的效率。

在图5.24 到图5.26 中，电源和地层以粗实线标识。

走线层按比例表示走线宽度和走线高度。

PCB常用阻抗设计方案及叠层PCB（Printed Circuit Board，印刷电路板）是电子设备中最常见的一种电路板，用于连接和支持电子组件。

在PCB设计中，阻抗是一个重要的考虑因素，特别是在高频电路和信号传输中。

以下是PCB常用阻抗设计方案及叠层的介绍：1.阻抗定义和常见值：阻抗是指电路中电流和电压之间的比率，表示电路对交流信号的阻碍程度。

在PCB设计中，常见的阻抗值包括50Ω，75Ω和100Ω等，其中50Ω应用最为广泛。

2.单层PCB阻抗设计：在单层PCB设计中，通过控制信号线的宽度和距离来实现特定的阻抗值。

一般来说，信号线的宽度越宽，阻抗越低。

在设计过程中，可以使用阻抗计算工具或阻抗计算公式来确定合适的信号线宽度。

3.双层PCB阻抗设计：在双层PCB设计中，可以使用不同的叠层结构来实现特定的阻抗值。

常见的叠层结构包括两层相邻的信号层，两层信号层之间夹一层地层，以及两层信号层之间夹一层电源层等。

4.多层PCB阻抗设计：多层PCB通常包含四层或六层，在更高层数的PCB中，可以使用更复杂的阻抗设计方案。

常见的多层PCB阻抗设计方案包括均匀分布阻抗线和差分阻抗线。

5.均匀分布阻抗线：均匀分布阻抗线是指在PCB内部平面层上均匀分布的阻抗线。

通过控制平面层与信号层之间的距离和信号层上的信号线宽度，可以实现特定的阻抗值。

这种设计方案适用于高频电路和差分信号传输。

6.差分阻抗线：差分阻抗线是指将信号和其反相信号同时传输在两条平行的信号线上。

差分信号传输具有很好的抗干扰能力和信号完整性。

在PCB设计中，通过控制差分信号线和地线之间的距离和信号线宽度，可以实现特定的阻抗值。

总之，PCB阻抗设计是非常重要的一部分，在高频电路和信号传输中尤其关键。

通过合理选择信号线宽度、距离以及叠层结构等设计参数，可以实现所需的阻抗值。

在PCB设计过程中，可以借助专业的设计软件和计算工具，以及参考相关的设计规范和指南来进行阻抗设计。

多层PCB堆叠描述叠层结构采用0.3 1/1+1080*2+0.2 1/1+ 1080*2+0.3 1/1（0.265/0.22/0.265）详细描述：该板为6层板，采用3块2层板叠压而成，0.3 1/1，表示第一个双层板的介质厚度加上第一层铜箔厚度为0.3mm，1/1表示第一个双层板铜箔厚度为1盎司；1080×2，表示半固化板（软胶）厚度为0.12mm，1080为0.06mm；0.2 1/1，表示第二个双层板的介质厚度加上两层铜箔厚度为0.2mm，1/1表示第二个双层板铜箔厚度为1盎司；1080×2，表示半固化板（软胶）厚度为0.12mm，1080为0.06mm；0.3 1/1，表示第三个双层板的介质厚度加上两层铜箔厚度为0.3mm，1/1表示第二个双层板铜箔厚度为1盎司；结合目前PCB板加工厂家的工艺能力，在用polar公司阻抗计算器CITS25计算PCB板上迹线特性阻抗时，对影响PCB板迹线控制阻抗的几个相关参数分述如下：1、铜层厚度铜层厚度代表了PCB迹线的高度T。

内层铜箔通常情况下用到1OZ（厚度为35微米），也有在电源层要流过大电流时用到2OZ（厚度为70微米）。

外层铜箔常用1/2OZ(18微米)，但由于经过板镀和图形电镀最终成品外层铜厚将达到48微米（实际计算时用该值），设计成其他铜厚将较难控制铜厚厚度公差。

若外层使用1OZ铜箔，则最终铜厚将达到65微米。

2、 PCB板迹线的上下线宽由于侧蚀的影响，PCB迹线的截面为一梯形，上下线宽差距以1mil来计算，其中下线宽=要求线宽，而上线宽=要求线宽-1mil。

3、阻焊层阻焊层厚度按10um为准（选择盖阻焊模式），但有机印后将会有所增厚，但其变化将基本不会带来阻抗值的变化。

4、介质厚度常用板材（芯板）：(mm OZ/OZ *表示其数值为不包括铜箔厚度的芯板厚度)0.13* 1/1 0.21* 1/1 0.25* 1/1 0.36* 1/10.51* 1/1 0.71* 1/1 0.80* 1/11.0 1/1 1.2 1/1 1.6 0.5/0.5 1.6 1/1 1.6 2/22.0 1/1 2.0 2/2 2.4 1/13.0 1/1 3.2 1/1芯板在计算控制阻抗时的实际厚度：芯板规格0.13 0.21 0.25 0.36 0.51 0.71 0.80厚度(mm)0.13 0.21 0.25 0.36 0.51 0.71 0.80厚度(mil)5.12 8.27 9.84 14.17 20.08 27.95 31.50芯板规格1.0 1.2 1.62.0 2.4 2.5厚度(mm)0.99 1.15 1.55 1.95 2.35 2.45厚度(mil)38.98 45.28 61.02 76.77 92.52 96.46常用半固化片：(mm/mil)7628： 0.175/6.92116： 0.11/4.31080： 0.066/2.6实际计算厚度时注意半固化片随着两面线路结构不同而有所不同：（mil）HOZ 半固化片规格Copper/Gnd Gnd/Gnd Copper/Signal Gnd/SignalSignal/Signal1080 2.8 2.6 2.5 2.4 2.22116 4.6 4.4 4.2 4.0 3.87628 7.3 7.0 6.8 6.7 6.61OZ 半固化片规格Copper/Gnd Gnd/Gnd Copper/Signal Gnd/SignalSignal/SignalCopper/Gnd1080 2.8 2.6 2.5 2.4 2.22116 4.5 4.3 4.1 3.9 3.77682 7.1 6.8 6.6 6.56.4其中GND层包括铜面积占80%以上的线路层。

PCB叠层设计规范文档层压设计规则作者：刘军喜2010/10/201.0设计规则：1.1非客户指定结构设计、非阻抗板压板结构设计1.1.1底铜厚度≤1OZ板最外层介电层(L1-2,LN-LN-1层)厚度设计为2.8-14.6MIL,其它层介电层设计为3-14.6MIL；1.1.2无耐高压测试要求的板压板结构设计a、3oz≥底铜厚度≥2OZ介电层厚度设计至少大于4.5MIL;b、4oz≥底铜厚度≥3OZ介电层厚度设计至少大于6.5MIL;c、底铜厚度≥5oz的板需工程出工程评估给工艺组评估后再确定。

1.1.3有耐高压测试板要求的板，根据客户高压要求设计具体的压合结构，通常高压测试在2000V-2800V时，介电层设计至少大于6MIL，具体客户要求的板材TG、CTE、CTI、耐CAF等详细情况需工程出工程评估给工艺组评估后再确定。

备注：介电层指PP层，含core介电层，介电层厚度及core厚度均指中值，不含公差，当厚度>5MIL时公差按IPC4101三级公差进行控制;当厚度≤5MIL 时,公差按±0.5MIL控制;超IPC4101三级公差的MI备注要求特别控制及备料.1.2 客户指定结构板、阻抗板压板结构设计若客户指定结构,工程组在接单时尽量与客户沟通按以上要求设计,当不能满足以上要求时,出工程评估单给工艺评估.1.3板边尺寸设计制作标准1.3.1所有板MI设计开料尺寸需比压合后成型尺寸单边大0.1~0.2″，同时预留开料刀具损耗每刀0.1″。

1.3.2四层板板边一般设计为≥0.5″，特殊情况下可以做到0.4″，但必须满足以下条件：A、非阻抗板；B、介电层厚＜8.0MIL；C、内层铜厚＜2OZ；1.3.3六层及以上板按照板边≥0.75″控制,六层板特殊情况下可做0.6″（min），但需满足上述a、b、c条件。

1.3.4两张及以上芯板压合的四层板板边设计要求同六层板。

1.3.5 OPE系统设计单元边到开料边一般为≥0.9″，最小可生产0.80″。

PCB阻抗设计及叠层结构设计前言随着信号传输速度的迅猛提高以及高频电路的广泛应用,对印刷电路板也提出了更高的要求｡要得到完整､可靠､精确､无干扰､噪音的传输信号｡就必须保证印刷电路板提供的电路性能保证信号在传输过程中不发生反射现象,信号完整,传输损耗低,起到匹配阻抗的作用｡为了使信号,低失真﹑低干扰､低串音及消除电磁干扰EMI｡阻抗设计在PCB设计中显得越来越重要｡对我们而言，除了要保证PCB板的短、断路合格外，还要保证阻抗值在规定的范围内，只有这两方向都合格了印刷板才符合客户的要求。

牧泰莱电路技术有限公司作为快速响应市场的PCB制造服务商,在建厂以来我们就对阻抗进行了大量的研究和开发｡并且该类产品已成为公司的特色产品,在pcb业界留下很好的口碑｡随着“阻抗”的进一步扩展和延伸,我们作为专业的PCB制造服务商,为能向客户提供优质的产品和高质的服务，对该类PCB的合作方面做如下建议：对于PCB 的阻抗控制而言,其所涉及的面是比较广泛的，但在具体的加工和设计时我们一般控制主要四个因素:Er--介电常数H---介质厚度W---走线宽度T---走线厚度Er(介电常数)大多数板料选用FR-4,该种材料的Er特性为随着加载频率的不同而变化,一般情况下Er的分水岭默认为1GHZ(高频)｡目前材料厂商能够承诺的指标<5.4(1MHz)根据实际加工的经验,在使用频率为1GHZ以下的其Er认为4.2左右1.5—2.0GHZ的使用频率其仍有下降的空间｡故设计时如有阻抗的要求则须考虑该产品的当时的使用频率｡我们在长期的加工和研发的过程中针对不同的厂商已经摸索出一定的规律和计算公式｡我们全部采用行业内最好的生益板料，其各项参数都比较稳定。

7628----4.5(全部为1GHz状态下)2116----4.21080----3.8H(介质层厚度)该因素对阻抗控制的影响最大,如对阻抗的精确度要求很高,则该部分的设计应力求精准 ,FR-4的H的组成是由各种半固化片组合而成的(包括内层芯板),常用的半固化片为:1080 厚度 0.075MM､3313厚度 0.09MM､2116 厚度 0.115MM､2116H厚度 0.12MM､7628 厚度 0.175MM､7628H厚度 0.18MM｡在多层PCB中H一般有两类:A､内层芯板中H的厚度:虽然材料供应商所提供的板材中H的厚度也是由以上几种半固化片组合而成,但其在组合的过程中必然会考虑材料的特性,而绝非无条件的任意组合,因此板材的厚度就有了一定的约束,形成了一个相应的板料清单,同时H也有了一定的限制｡如 0.18mm 1/1 OZ的芯板为: 2116如 0.5mm 1/1 OZ的芯板为:7628*2+1080……B､多层板中压合部分的H的厚度:其方法基本上与A相同但需注意层压中由于填胶的损失｡举例:如GROUND~GROUND 或POWER~POWER之间用半固化片进行填充,因GROUND､POWER在制作内层的过程中铜箔被蚀刻掉的部分很少,则半固化片中树脂对该区的填充会很少,则半固化片的厚度损失会很少｡反之如SIGNAL~SIGNAL之间用半固化片进行填充SIGNAL在制作内层的过程中铜箔被蚀刻掉的部分较多,则半固化片的厚度损失会很大｡因此理论上的计算厚度与实际操作过程所形成的实际厚度会有差异｡故建议设计时对该因素应予以充分的考虑｡同时我们在市场部资料审核的岗位也有专人对此通过工具进行计算和校正｡W(设计线宽)该因素一般情况下是由客户决定的｡但在设计时应充分考虑线宽对该阻抗值的匹配,即为达到该阻抗值在一定的介质厚度H､介电常数Er和使用频率等条件下线宽的使用是有一定的限制的,并且还需考虑厂商可制造性｡当然阻抗控制不仅仅是上述这些因素,上面所提的只是比较而言影响度较大的几个因素,也只是局限于从PCB的制造厂商的角度来看待该问题的｡以下是我们公司在PCB实际生产加工过程中,总结出来的一些PCB板的结构示例。

常用PCB层叠说明:以下为常用的2-8层板公司最常用的层叠, 在之前成熟层叠的基础上汇总,这些层叠都是我们公司经过批量验证OK的,请在设计时调用.因为这是是个通用模板,适合所有情况,整理在一起的时侯,可能有些微调.各种叠法很多,未包含的后续再补充.未包含的情况大家类似目前处理方法,找到之前曾设计单板参考,基本都有.备注:1)改版还按之前的方式,新版设计,包括套用之前的模块布线,如果有更改,请修改下,方便后续重用.2)设计中如果没有用到模板中的阻抗线,请在模板中删除3)其他信号不得与有阻抗控制的信号线宽一致.有一致,其他信号线宽要稍作修改4)根据实际情况选择对应的层叠,特别是如果没有0.65MM及其以下间距的BGA器件的,选用对应的.请务必对应好,方便后续套用.一.2层板层叠:阻抗控制表,一般不控制阻抗,无须填写备注:不同板厚的2层板根据板厚修改1,2层之间的介质厚度即可,其他不变二.4层板1.6mm:阻抗要求:2.0mm:三.6层板1.单板上有0.65mm及其以下PIN间距的BGA器件,有1或者2个布线内层. 如果一个内层布线,默认第3层为布线层,第4层为POWER.其他不变1)1.6mm板厚典型应用:含365,368,A5,8107等IC的PCB2)2.0mm板厚典型应用:含365,368,A5,8107等IC的PCB3. 单板上无0.65mm及其以下PIN间距的BGA器件, 有1或者2个布线内层1)1.6mm板厚2)2.0mm板厚四.8层板标准层叠,2个布线内层.1.单板上有0.65mm及其以下PIN间距的BGA器件,且2个内层1)1.2mm板厚1)1.6mm板厚2)2.0mm板厚2.单板上无0.65mm及其以下PIN间距的BGA器件, 标准层叠,2个布线内层1)1.6mm板厚2)2.0mm板厚。

AM2-780G 主板pcb 层叠结构与阻抗控制一、参考层叠 1. 层叠图示阻焊绿油0.3~0.7mil 厚度Top 层厚度为2.0mil 铜（电镀之后） 1x3313 Pre-Preg 压合厚度 3.7mil 内层厚度 1.4mil 铜中间调节约48mil ，确保整板厚度为1.6mm 内层厚度 1.4mil 铜1x3313 Pre-Preg 压合厚度 3.7milBottom 层厚度为2.0mil 铜（电镀之后） 阻焊绿油0.3~0.7mil 厚度2. Pcb 板材要求Pcb 板材： Fr-4， Er= 4.0 @ 1.0GHz 3313PP 4mil 压合控制厚度为 3.7mil 整板厚度：63mil ±5mil （ = 1.6mm ）二、控制阻抗线在pcb 上的位置图示1.CLKIN – CPU ( Clock IC to CPU ) 时钟差分对阻抗要求W/S1/S2 = 5mil/6mil/20mil阻抗控制要求预控制阻抗的线位置图示2.HT—CLK ( Clock IC to NB ) 时钟差分对阻抗要求W/S1/S2 = 5mil/7mil/20mil阻抗控制要求预控制阻抗的线位置图示3.HT—CAD、CTL (NB to CPU) 差分对阻抗要求W/S1/S2 = 4.5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示6.DDR3—Addr、CMD、CTL (CPU to DIMM) 单端阻抗要求W = 9.5mil阻抗控制要求预控制阻抗的线位置图示7.DDR3—Data (CPU to DIMM) 单端阻抗要求W = 9.5mil阻抗控制要求预控制阻抗的线位置图示8.PCIEx16—GFX (NB to PCIEx16) 差分对阻抗要求W/S1/S2 = 5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示9.PCIEx16 – REFCLK ( Clock IC to LAN, PCIEx16, SB and NB) 差分对阻抗要求W/S1/S2 = 5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示10.HIS/HSO ( NB to LAN) 差分对阻抗要求W/S1/S2 = 5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示N – MDI 差分对阻抗要求W/S1/S2 = 5mil/6mil/20mil阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示14.DMI ( SB to NB )差分对阻抗要求W/S1/S2 = 5mil/6mil/20mil阻抗控制要求预控制阻抗的线位置图示15.PCICLK （Clock to NB,SN,PCI,and IO）单线时钟阻抗要求W = 5mil阻抗控制要求预控制阻抗的线位置图示16.AUDIO 时钟、数据线阻抗要求W = 5mil阻抗控制要求预控制阻抗的线位置图示。

四层PCB电路板叠层设计方案
设计四层PCB电路板时，叠层一般理论上来，可以有三个方案：方案一，1个电源层，1个地层和2个信号层，分别是这样排列：TOP（信号层）， L2(地层)，L3(电源层)，BOT（信号层）。

方案二，1个电源层，1个地层和2个信号层，分别是这样排列：TOP（电源层）， L2(信号层)，L3(信号层)，BOT（地层）。

方案三，1个电源层，1个地层和2个信号层，分别是这样排列：TOP（信号层）， L2(电源层)，L3(地层)，BOT（信号层）。

这三种方案的优缺点：
方案一，此方案四层 PCB 的主叠层设计方案,在元件面下有一地平面,关键信号优选布TOP 层;至于层厚设置,有以下建议:
满足阻抗控制芯板(GND 到 POWER)不宜过厚,以降低电源､地平面的分布阻抗;保证电源平面的去藕效果。

方案二，主要为了达到一定的屏蔽效果,把电源､地平面放在 TOP ､BOTTOM 层,但是此方案要达到理想的屏蔽效果,至少存在以下缺陷:1、电源､地相距过远,电源平面阻抗较大。

2、电源､地平面由于元件焊盘等影响,极不完整。

由于参考面不完整,信号阻抗不连续，实际上,由于大量采用表贴器件,对于器件越来越密的情况下,本方案的电源､地几乎无法作为完整的参考平面,预期的屏蔽效果很难实现;方案二使用范围有限｡但在个别单板中,方案二不失为最佳层设置方案｡
方案三:此方案同方案 1 类似,适用于主要器件在 BOTTOM 布局或关键信号底层布线的情况;。

一.4层板PCB排版结构L1（TOPLAYER） 1.9mil2116+1080 7.3mil (介电常数:4.3) L2（GND） 1.2milCore 61milL3（VCC） 1.2mil2116+1080 7.3mil (介电常数:4.3) L4（BOTTOMLAYER） 1.9mil说明：L1、L4为信号层，L2、L3为电源层；总厚度：79.5*0.0254＝2.0mm差分线宽6mil，5mil间距，阻抗值100欧姆；差分线宽5mil，4mil间距，阻抗值100欧姆差分线宽7mil，6.5mil间距，阻抗值100欧姆二．六层板叠层顺序TOP ------------------------------- 1.9mil2116 4.5milGND------------------------------- 1.2milCore 8.27milS1 --------------------------------- 1.2mil7628*2+2116 16.9milVCC-------------------------------- 1.2milCore 37.4milVDD-------------------------------- 1.2mil2116 4.5milBOT---------------------------------- 1.9mil总厚度：78*0.0254＝2.0mm外层线路：单端线6mil 54Ω;单端线4mil 65Ω;差分线 6mil线宽16mil间距 100Ω。

第三层：单端线6.0mil 56Ω;单端线4mil 68Ω差分线 6mil线宽10mil间距100Ω。

③. 八层板叠层顺序TOP ------------------------------- 1.9mil1080*2 7.3milGND------------------------------- 1.2milCore 20.08milS1 --------------------------------- 1.2mil7628*2+2116 16.9milVCC-------------------------------- 1.2milCore 20.08milVDD-------------------------------- 1.2mil7628*2+2116 16.9milS2 ---------------------------------- 1.2milCore 20.08milGND--------------------------------- 1.2mil1080*2 7.3milBOT---------------------------------- 1.9mil总厚度：117*0.0254＝3.0mm外层线路：单端线12mil 50Ω;单端线6.5mil 68Ω;单端线5mil 75Ω差分线 4mil线宽19mil间距 150Ω。