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QuartusⅡ原理图输入设计法入门

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QuartusII软件的使用方法

QuartusII软件的使用方法

QuartusII软件的使用方法冯海芹编四川托普信息技术职业学院电子与通信系QuartusII的设计流程QuartusII软件的使用方法一、设计输入1.建立工程任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。

此文件夹将被EDA 软件默认为工作库（Work Library）。

一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。

首先建立工作库目录，以便存储工程项目设计文件。

在D盘下新建文件夹并取名Mydesign。

双击QuartusII软件启动图标，即可启动QuartusII软件，启动界面如图1-2所示。

使用New Project Wizard 可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称，还可以指定要在工程中使用的设计文件、其他源文件、用户库和EDA 工具，以及目标器件系列和具体器件等。

在此要利用“New Preject Wizard”工具选项创建此设计工程，并设定此工程的一些相关的信息，如工程名、目标器件、综合器、仿真器等。

(1)打开建立新工程管理窗。

选择菜单File→New Preject Wizard 命令，即弹出“工程设置”对话框（图1-3），以此来建立新的工程。

(2)在单击图1-3后，出现了设置工程的基本信息，如图1-4所示。

单击此对话框最上一栏右侧的“… ”按钮，可以选择工程存放在硬盘上的位置，此例中将工程放在D盘Mydesign文件夹下。

这三行的第一行的d:\Mydesign表示工程所在的工作库文件夹；第二行的half_add 表示此项工程的工程名，工程名可以取任何其他的名，也可直接用顶层文件的实体名作为工程名，在此就是按这种方式取的名；第三行是当前工程顶层文件的实体名，这里即为half_add。

（2）将设计文件加入工程中。

单击图1-4中的Next 按钮，弹出对话框如图1-5所示，在对话框中单击File name 右侧的“… ”按钮，可以将与工程相关的所有VHDL 文件（如果有的话）加入进此工程，此工程文件加入的方法有两种：第1 种方法是单击“Add … ”按钮，从工程目录中选出相关的VHDL 文件；第2 种方法是单击Add All 按钮，将设定的工程目录中的所有VHDL 文件加入到工程文件栏中。

Quartus原理图输入法指南

Quartus原理图输入法指南

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二、形成原理图设计文件
1、建立原理图设计文件 从菜单File→New进入，在6种设计输入法中选择原理图输 入法，单击OK，即可进入原理图编辑器
提 示 ： 硬 件 实 验 课 程 要 求 如 此
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2、编辑原理图设计文件 ⑴元件的选择与放置 *可在Symbol对话框中选择元件，单击OK
提示： *弹出Symbol方法：双 击鼠标左键、工具条… *元件库包含系统库和 Project库两类 *Project库由用户自定 义符号文件(.bsf)组成 *亦可在编辑区用Copy 及Paste命令实现选择
*在编辑区可移动元件，放置到合适的位置管脚类型，使工具箱相应连接线有效 *在源处按下鼠标左键、移至目标处、松开鼠标左键即可
提示： *连接线有3种：Node、 Bus、Conduit *所连接的源端、目标 端元件管脚类型应相同 *应避免移动元件时产 生多余交叉点 *工具箱有多种功能
提示： 修改原理图文件 后，必须重新编译、 生成仿真网表
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⑵进行功能仿真 *在对话框的Simulator input中输入仿真波形文件名 *在对话框中单击Start，即可开始功能仿真 *在对话框中单击Report，可查看、核对输出波形
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五、对原理图设计文件进行硬件测试
1、器件设置及引脚锁定
⑴器件设置 [该步骤可缺省] *从菜单Assignments→Device进入，可重新选择器件 *单击Device & Pin Options…，可配置Unused Pins状态等
提示： 有多种方法 触发编译开始
*编译结束时，会报告警告或错误的统计情况 *编译出错时，按Message提示修改错误，直至编译通过
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四、对原理图设计文件进行时序仿真

EDA技术与应用讲义第3章原理图输入设计方法QUARTUSII版本

EDA技术与应用讲义第3章原理图输入设计方法QUARTUSII版本

电路的模块划分
❖ 人工 根据电路功能 进行 模块划分
❖ 合理的模块划分 关系到
1. 电路的性能 2. 实现的难易程度
❖ 根据模块划分和系统功能 确定： PLD芯片型号
模块划分后，就可以进行 具体设计 了
设计输入
一般EDA软件允许3种设计输入：
1. HDL语言 2. 电路图 3. 波形输入
图形设计输入的过程
功能比ISE少一些，可以从xilinx网站下载
有了HDL语言后？
硬件设计人员 的工作过程
已经 似与
软件设计人员，那么
这种模式的好处是？
让我们先看看原来是如何做的－>
Compiler Netlist Extractor （编译器网表提取器）
❖ The Compiler module that converts each design file in a project (or each cell of an EDIF Input File) into a separate binary CNF. The filename(s) of the CNF(s) are based on the project name. Example
❖ 何谓引脚指配
将设计代码（图形）中的端口（PORT） 和 PLD芯片的引脚 （PIN）
对应起来的.
❖ 指配文件
MAX+PLUS II： “ *.acf ” Quartus II： “ *.qsf ”
器件和引脚指配的方法
方法有2种 1. 在软件的菜单界
面中指配
2. 修改指配文件 （是文本文件）
❖ 编程的文件类型
， 对于CPLD或者EPC2 ECS1等配置芯片，编程文件扩展名为： “ *.POF “

数字电路Quartus_II_原理图输入法设计

数字电路Quartus_II_原理图输入法设计

数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计一、实验目的1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用二、实验仪器和器件1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板三、实验内容1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2）用实验内容1中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号四、设计过程1.设计半加器：可知半加器函数S = A⊕B，C = AB。

故设计为然后点击File ->Save As, 找到要保存的文件夹，Add file to current project前面的“√”,再选择File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf文件储存在工程目录内，方便下次调用。

2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：五、实验过程1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。

设置合适的仿真结束时间，对输入变量设置合适的仿真时钟周期。

开始仿真，得到实验的仿真波形：1）半加器：真值表：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1半加器仿真波形：波形满足S = A⊕B，C = AB，逻辑正确。

2）全加器：真值表：输入输出a b ci co s0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器仿真波形：波形满足函数：co = (a⊕b)ci + ab，s = a⊕b⊕ci，逻辑无错。

第七章QUARTUSII入门指南

第七章QUARTUSII入门指南

第七章QUARTUSII⼊门指南第七章 QUARTUS II ⼊门指南7.1 QUARTUS II软件简介7.2 QUARTUS II基本设计流程7.3 原理图输⼊设计⽅法7.4 嵌⼊式逻辑分析仪SignalTap II的使⽤7.5 宏功能模块的应⽤7.1 QUARTUS II软件简介Quartus II是Altera公司推出的CPLD/FPGA开发⼯具，Quartus II提供了完全集成且与电路结构⽆关的开发包环境，具有数字逻辑设计的全部特性，包括：可利⽤原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体⽂件；芯⽚（电路）平⾯布局连线编辑；LogicLock增量设计⽅法，⽤户可建⽴并优化系统，然后添加对原始系统的性能影响较⼩或⽆影响的后续模块。

7.1.1 QUARTUS II基本特点功能强⼤的逻辑综合⼯具；完备的电路功能仿真与时序逻辑仿真⼯具；定时/时序分析与关键路径延时分析；可使⽤SignalTap II逻辑分析⼯具进⾏嵌⼊式的逻辑分析；⽀持软件源⽂件的添加和创建，并将它们链接起来⽣成编程⽂件；使⽤组合编译⽅式可⼀次完成整体设计流程；⾃动定位编译错误；⾼效的期间编程与验证⼯具；可读⼊标准的EDIF⽹表⽂件、VHDL⽹表⽂件和Verilog⽹表⽂件；能⽣成第三⽅EDA软件使⽤的VHDL⽹表⽂件和Verilog⽹表⽂件。

7.1.2 QUARTUS II系统安装1、QUARTUS II安装Quartus II 系统要求较⾼的系统配置，配置过低将使得编译过程⼗分缓慢。

对于安装Quartus II 7.2版本的系统必须满⾜以下最低要求：z硬件：运⾏速度为866MHz或更快Pentium III 以上计算机，系统内存容量⼤于256M。

z操作系统：Microsoft Windows 2000或Microsoft Windows XP。

安装QuartusII 之前建议浏览⼀下安装⽂件夹下的帮助⽂件及注意事项。

QuartusⅡ原理图输入操作基础

QuartusⅡ原理图输入操作基础
4）用鼠标点击单元库前面的加号(+)，库中的元件符号以列表的 方式显示出来，选择所需要的元件符号，该符号显示在Symbol对话 框的右边，点击OK按钮，添加相应元件符号在图像编辑工作区中， 连接原理图。 十六进制同步计数器的原理图 如下：
3.2 输入设计文件
1、原理图输入法－优缺点：
优点：
1）可以与传统的数字电路设计法接轨，即使用传统设计方法得到电 路原理图，然后在QuartusⅡ平台完成设计电路的输入、仿真验证和综合， 最后下载到目标芯片中。 2） 它将传统的电路设计过程的布局布线、绘制印刷电路板、电路焊 接、电路加电测试等过程取消，提高了设计效率，降低了设计成本，减 轻了设计者的劳动强度。
当设计通过编译后选择当设计通过编译后选择quartusquartus主窗口主窗口toolstools菜单菜单下下netlistnetlistviewersviewersrtlviewerrtlviewer命令弹出命令弹出rtlrtl阅读器窗口阅读器窗口3333编译设计文件编译设计文件55rtlrtl阅读器阅读器rtlrtl阅读器窗口图阅读器窗口图3333编译设计文件编译设计文件5rtl阅读器rtl阅读器窗口的右边是过程设计结果的主窗口包括设计电路的模块和连线rtl阅读器的左边是层次列表在每个层次上一树状形式列出了设计电路的所有单元
3.3 编译设计文件
分步编译就是使用对应命令分步执行对应的编译环节， 每完成一个编译环节，生成一个对应的编译报告。分步编 译跟全编译一样分为四步： 1、分析与综合（Analysis & Synthesis） ：设计文件 进行分析和检查输入文件是否有错误，对应的菜单命令是 QuartusⅡ主窗口Process菜单下Start\Start Analysis & Synthesis，对应的快捷图标是在主窗口的工具栏上的 ； 2、适配（Fitter） ：在适配过程中，完成设计逻辑器 件中的布局布线、选择适当的内部互连路径、引脚分配、 逻辑元件分配等，对应的菜单命令是QuartusⅡ主窗口 Process菜单下Start\Start Fitter ；（注：两种编译方式引 脚分配有所区别 ）

QuartusII使用-原理图输入步骤

检查错误信息
下载完成后，检查是否有错误信息，如有需要，根据 错误提示进行相应的处理。
谢谢观看
配置引脚分配
根据目标板上的可用引脚，为设计中的各个模块分配引脚。
开始编译
点击“开始编译”按钮，Quartus II将开始对原理图进行编译。
在编译过程中，可以实时查看编译进度和状态信息。
查看编译结果
01
编译完成后，Quartus II将显示编译结果，包括成功、警告和错 误信息。
02
根据编译结果，检查是否存在错误或警告，并相应地调整设计
或编译设置。
如果存在错误，可以查看错误详细信息，以便定位问题并进行
03
修复。
06
下载到 FPGA 设备
选择合适的下载方式
JTAG
通过JTAG接口进行下载，适用于大多数FPGA设备。
USB Blaster
使用USB Blaster进行下载，适用于Altera FPGA设备。
PCIe
通过PCIe接口进行下载，适用于某些高性能FPGA设备。
导出文件
将原理图导出为所需的文件格 式，如PDF、PNG等。
02
创建新项目
选择合适的项目类型
数字逻辑设计
适用于基本的数字逻辑电路设计，如 门电路、触发器等。
微处理器设计
适用于基于微处理器的系统设计，如 单片机、DSP等。
FPGA设计
适用于基于FPGA的硬件设计，如数 字信号处理、图像处理等。
嵌入式系统设计
03
打开原理图编辑器
启动原理图编辑器
打开Quartus II软件，点击"File"菜单， 选择"New" -> "Schematic File"。

第2章 Quartus II原理图输入


EDA技术与VHDL实用教程 EDA技术与VHDL实用教程
作者: 作者: 苏莉萍
陈东
廖超平
这是选择其它EDA工具的对话框，我们使用 工具的对话框， 这是选择其它 工具的对话框 Quatrus II的集成环境进行开发，因此不作任何 的集成环境进行开发， 的集成环境进行开发 改动。 改动。按Next进入工程的信息总概对话框如下 进入工程的信息总概对话框如下 按钮就建立了一个空的工程项目。 图。按Finish按钮就建立了一个空的工程项目。 按钮就建立了一个空的工程项目
EDA技术与VHDL实用教程 EDA技术与VHDL实用教程
作者: 作者: 苏莉萍
陈东
廖超平
一、编程硬件与编程模式 所使用的Altera 编程硬件可以是 Master 所使用的 Blaster、ByteBlasterMV、ByteBlaster 、 、 II 或USB-Blaster 下载电缆或 Altera 编程 单元 (APU)。国内许多开发板和实验箱使 。 用ByteBlasterMV或ByteBlaster II下载电 或 下载电 缆。具体情况请查看所使用的开发板和实 验箱的有关所明。 验箱的有关所明。
EDA技术与VHDL实用教程 EDA技术与VHDL实用教程
作者: 作者: 苏莉萍
陈东
廖超平
一、建立工程文件夹 1．新建一个文件夹作为工程项目目录 ． 首先在计算机中建立一个文件夹作为工 程项目目录， 程项目目录，此工程目录不能是根目录 比如D:，只能是根目录下的目录， ，比如 ，只能是根目录下的目录，比 如D:\EDA_book\code\Chapter2\ BiJiaoQi
EDA技术与VHDL实用教程 EDA技术与VHDL实用教程
作者: 作者: 苏莉萍

第2章 Quartus II原理图输入


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作者: 苏莉萍 陈东 廖超平
二、编辑设计图形文件
1． 建立原理图文件 ▪ 执行File => New命令，弹出新建文件对话
框如图。
2ED0A2技0术/与1V2H/D2L实用教程
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作者: 苏莉萍 陈东 廖超平
▪ 如上图示，Quatrus II支持五种设计输入法 文件：“AHDL File”是AHDL文本文件； “Block Diagram/Schematic File”是流程 图和原理图文件，简称原理图文件；“EDIF File”是网表文件；“Verilog HDL File”是 Verilog HDL文本文件；“VHDL File”是 VHDL文本文件。选择“Block Diagram/ Schematic File”，按OK即建立一个空的原 理图文件。
2ED0A2技0术/与1V2H/D2L实用教程
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▪ 按Next按钮，出现添加工程文件的对话框如图
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▪ 若原来已有文件，可选择，这里直接按Next 进行下一步，选择FPGA器件的型号如图示。
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▪ 这是选择其它EDA工具的对话框，我们使用 Quatrus II的集成环境进行开发，因此不作任何 改动。按Next进入工程的信息总概对话框如下 图。按Finish按钮就建立了一个空的工程项目。
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Quartus-II使用教程图形输入

查看报告和统计数据
查看Quartus II生成的报告和统计数 据，了解设计的性能和资源使用情况， 以便进一步优化设计。
04 常见问题与解决方案
CHAPTER
如何处理设计中的冲突
冲突类型
资源冲突、时序冲突等。
解决方法
优化设计，重新分配资源，调整时序约束等。
避免策略
在设计阶段进行充分的仿真和时序分析，提 前发现并解决冲突。
Quartus II 使用教程 - 图形输 入
目录
CONTENTS
• 图形输入简介 • Quartus II 中的图形输入 • 图形输入工具的使用 • 常见问题与解决方案 • 图形输入的未来发展
01 图形输入简介
CHAPTER
什么是图形输入
图形输入是一种编程方式，通过图形化界面将设计的电路原理 图输入到EDA（Electronic Design Automation）软件中，如 Quartus II。
保存和导出设计
完成设计后，保存原理图文件并导出为 Quartus II项目文件（.qpf）。
优化和验证设计
优化设计
根据需要优化设计，例如调整元件布局、 布线等，以提高设计的性能和可制造性。
时序分析
进行时序分析，检查设计的时序约束 是否满足要求，如果不满足，需要对
设计进行调整。
仿真验证
使用仿真工具对设计进行验证，确保 设计的正确性和可靠性。
如何开始一个新的图形输入项目
启动 Quartus II 软件
打开 Quartus II 软件，选择“File”菜单中的“New Project”。
选择项目类型
在“New Project”对话框中，选择“Graphical Project”作为项目operties”对话框中，设置项目名称、保存路径、目 标器件等参数。
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2.编辑输入原理图文件
如图3.21，右侧空白处就是原理图的编辑区
图3.21 图形编辑界面
§ 3.2
比较器的完整原理图
Quartus II原理图输入法
2.编辑输入原理图文件
3.22
比较器的原理图
§ 3.2
1）元件的选择与放置
Quartus II原理图输入法
2.编辑输入原理图文件
双击鼠标的左键，将弹出Symbol对话框，或单击鼠标右键，在弹出的选择 对话框中选择Insert-Symbol，也会弹出该对话框。如图3.23所示P44
四、时序仿真设计文件
Quartus II原理图输入法
• 4.进行功能仿真
– QuartusⅡ软件中默认的是时序仿真，如果进行功能仿 真则需要先对仿真进行设置，步骤如下：
• 1）选择QuartusⅡ主窗口Assignments菜单下的Settings…命 令，可以进入参数设置页面，如下图所示，然后单击 Simulation Settings ，在右边的对话框中的Simulation mode 中选择“Functional”；
图3.25 引脚属性编辑对话框
§ 3.2
Quartus II原理图输入法
2.编辑输入原理图文件
3）设定各输入、输出引脚名 编辑好所有引脚后保存
§ 3.2
三、编译设计图形文件
Quartus II原理图输入法
执行Processing-Start Compilation,如图3.27进行编译
编译结束后会出现错误和警告提示
图3.27 执行编译命令
图3.29 输出信号对输入信 号延时时间报告
• QuartusⅡ软件中的编译类型有全编译和分步编译两种。 • 全编译的过程包括分析与综合（Analysis & Synthesis）、 适配（Fitter）、编程（Assembler）、时序分析 (Classical Timing Analysis)这4个环节，而这4个环节各自 对应相应的菜单命令，可以单独分步执行，也就是分步编 译。
图2.9 新建文件对话框
§ 3.2
1.建立原理图文件
Quartus II原理图输入法
执行File-Save as…命令，把它另存为文件名是BiJiaoQi的原理图 文件，后缀名为.bdf
选中后使该文件添加 到刚建立的工程中去
图3.20 将文件添加到工程中
§ 3.2
Quartus II原理图输入法
2.编辑输入原理图文件
把鼠标移置一个input元件连接处，单击鼠标左键，移到要与之相连的非门元件 的连接处，松开鼠标即可连接两个要连的元件如图3.24所示
§ 3.2
Quartus II原理图输入法
2.编辑输入原理图文件
3）设定各输入、输出引脚名 双击任意一个input元件，将会弹出图3.25所示的引脚属性编辑对话框
Count Value对话框的Counting页
Count Value对话框的Timing页
§ 3.2
四、时序仿真设计文件
Quartus II原理图输入法
设置输入信号后保存文件，文件名默认，执行 Processing-Start simulation命令，进行仿真
图2-46执行 编译命令
§ 3.2
• 2）选择QuartusⅡ主窗口Processing菜单下的 Generate Functional Simulation Netlist命令，生成 功能仿真网表文件； • 3）选择QuartusⅡ主窗口Processing菜单下的Start Simulation进行功能仿真。
1）元件的选择与放置
Quartus II原理图输入法

2.编辑输入原理图文件
打开pin引脚子库，选择input管脚和插入逻辑 元件一样插入原理图中
图3.21 放置管脚
§ 3.2
1）元件的选择与放置
Quartus II原理图输入法
2.编辑输入原理图文件
元件放置完成
§ 3.2
2）连接各个元件符号
Quartus II原理图输入法
§ 3.2
Quartus II原理图输入法
Quartus II设计软件界面如图1所示
图1
Quartus II 软件界面
§ 3.2
Quartus II原理图输入法
一、Quartus II设计流程介绍
与Max+plusⅡ软件一样， Quartus II软件的开发流程也概括为设计 输入、设计编译、设计仿真、和设计下载等过程，下面分别加以描述。
第3章 QuartusⅡ原理图输入 设计法入门
QuartusⅡ原理图输入设计法学习：
1. 建立工程项目（工程目录、名称和选择合适器件） 2. 编辑设计图形文件（放置元件、连线、设定输入输出管脚名称） 3. 编译设计图形文件（检查电路是否有错误） 4. 时序仿真设计文件（得到仿真波形验证设计结果） 5. 生成元件符号
• 在设计的调试和优化过程中，可以使用RTL阅读器观察设 计电路的综合结果 。
分步编译就是使用对应命令分步执行对应的编译环节，每 完成一个编译环节，生成一个对应的编译报告。分步编译跟全 编译一样分为四步： 1、分析与综合（Analysis & Synthesis） ：设计文件进行分 析和检查输入文件是否有错误，对应的菜单命令是QuartusⅡ主 窗口Process菜单下Start\Start Analysis & Synthesis，对应的 快捷图标是在主窗口的工具栏上的 ； 2、适配（Fitter） ：在适配过程中，完成设计逻辑器件中的 布局布线、选择适当的内部互连路径、引脚分配、逻辑元件分 配等，对应的菜单命令是QuartusⅡ主窗口Process菜单下 Start\Start Fitter ；（注：两种编译方式引脚分配有所区别 ）
Quartus II原理图输入法
一、Quartus II设计流程介绍
4）如图2.5所示是选择可编程逻辑器件对话框，选Yes为手动选择 需要的器件，选No则由编译器自动选择。
选择器件的封装形
式、引脚数目和速 度级别约束可选器 选择Cyclone系列 件的范围。
图2.5 选择器件对话框
§ 3.2
Quartus II原理图输入法
3）完成上述操作后，按Next按钮将会弹出加入文件对话框，如图 2.4所示。
可以在File空白处选择添入已存
在的设计文件加入到这个工程
中，也可以使用User Library Pathnames按钮把用户自定义 的库函数加入到工程中使用， 完成后按Next按钮进入下一步。
图2.4 加入文件对话框
§ 3.2
§ 3.2
四、时序仿真设计文件
2、设置仿真时间
Quartus II原理图输入法
图2-37 波形编辑界面
§ 3.2
四、时序仿真设计文件
2、设置仿真时间
Quartus II原理图输入法
执行Edit-End Time…命令，设置合适的时间
§ 3.2
四、时序仿真设计文件
2、设置仿真时间
Quartus II原理图输入法
3、编程（Assembler） ：产生多种形式的器件编程映像文件 ， 通过软件下载到目标器件当中去，应的菜单命令是QuartusⅡ主窗口 Process菜单下Start\Start Assembler ； 4、时序分析(Classical Timing Analyzer) ：计算给定设计与器件 上的延时，完成设计分析的时序分析和所有逻辑的性能分析，菜单命 令是QuartusⅡ主窗口Process菜单下Start\Start Classical Timing Analyzer ，对应的快捷图标是在主窗口的工具栏上的 。 编译完成以后，编译报告窗口Compilation Report会报告工程文件 编译的相关信息，如编译的顶层文件名、目标芯片的信号、引脚的数 目等等 。 全编译操作简单，适合简单的设计。对于复杂的设计，选择分步 编译可以及时发现问题，提高设计纠错的效率，从而提高设计效率。
基本元件库 Logic子库包含与门、或门和非门
重复-插入模式选否 作为流程图模块插入符号选否 图3.23 Symbol对话框
§ 3.2
1）元件的选择与放置
Quartus II原理图输入法
2.编辑输入原理图文件
其它元件可以通过复制和 选择重新插入新元件得到
图3.26 放置元件后的界面图
§ 3.2
5、RTL阅读器：在设计的调试和优化过程中， 可以使用RTL阅读器观察设计电路的综合结果， 同时也可以观察源设计如何被翻译成逻辑门、原 语等 。 RTL阅读器是观察和确定源设计是否实现了 设计要求的理想工具。 执行仿真验证设计功能之前使用RTL阅读器 查找设计中的问题，可以在设计早期发现问题， 为后期的验证工作节省时间。 当设计通过编译后，选择QuartusⅡ主窗口 Tools菜单下Netlist Viewers\RTL Viewer命令，弹 出RTL阅读器窗口
执行Edit-Grid Size…命令，设置合适的时间
§ 3.2
四、时序仿真设计文件
Quartus II原理图输入法
3、设置输入信号波形 先用鼠标左键单击并拖动鼠标选择要设置的区域，单击工具箱 中按钮Forcing High(1)则该区域变为高电平。
图2-45 设置后的波形
编辑输入信号
：设置时钟信号的波形参数，先选中需要 赋值的信号，然后鼠标右键点击此图标弹出Clock 对话框，在此对话框中可以设置输入时钟信号的 起始时间（Start Time）、结束时间（End Time）、时钟脉冲周期（Period），相位偏置 （Offset）以及占空比。 ：给信号赋计数值 ，先选中需要赋值的 信号，然后鼠标右键点击此图标弹出如下图所示 的Count Value对话框，然后赋值。
1．新建一个工程