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解析45NM纳米CPU制作工艺CPU的发展史也可以看作是制作工艺的发展史。
如果想要提高CPU的性能，那么更高的频率、更先进的核心以及更优秀的缓存架构都是不可或缺的，而此时自然也需要以制作工艺作为保障。
几乎每一次制作工艺的改进都能为CPU发展带来最强大的源动力，无论是Intel还是AMD，制作工艺都是发展蓝图中的重中之重，如今处理器的制造工艺已经走到了45纳米的新舞台，它将为新一轮CPU高速增长开辟一条康庄大道。
很多用户都对不同的CPU的制作工艺非常熟悉，然而如果问他们什么是制作工艺，65纳米、45纳米代表的是什么，有什么不同，这些问题他们未必能够准确地解答，下面我们就一起来详细了解一下吧。
一、铜导互连的末代疯狂：45纳米制作工艺几乎每一次制作工艺的改进都会给CPU发展带来巨大的源动力。
以如今炙手可热的Pentium4为例，从最初的0.18微米到随后的65纳米，短短四年中我们看到了惊人的巨变。
如今，45纳米制作工艺再一次突破了极限，这也被视为是铜导互连技术的最终畅想曲。
1．制作工艺的重要性早期的微处理器都是使用0.5微米工艺制造出来的，随着CPU频率的增加，原有的工艺已无法满足产品的要求，这样便出现了0.35微米以及0.25微米工艺，不久以后，0.18微米、0.13微米以及90纳米制造的处理器产品也相继面世。
另外一方面，早期芯片内部都是使用铝作为导体，但是由于芯片速度的提高，芯片面积的缩小，铝线已经接近其物理性能极限，所以芯片制造厂商必须找出更好的能够代替铝导线的新的技术，这便是我们常说的铜导技术。
铜导线与铝导线相比，有很大的优势，具体表现在其导电性要优于铝，而且电阻小，所以发热量也要小于现在所使用的铝，从而可以有效地提高芯片的稳定性。
我们今天所要介绍的65纳米技术也是向着这一方向发展。
Intel在IDF 2007上骄傲地展示45nm工艺光刻蚀是目前CPU制造过程当中工艺非常复杂的一个步骤，其过程就是使用一定波长的光在感光层中刻出相应的刻痕，由此改变该处材料的化学特性。
实验报告MF1423052 季阳MG1423048辛润MG1423028 杜培富1.如果加入1级pipeline，应该在如图所示的位置加：代价是：需要加入6个6bit寄存器。
也就是32个DFF。
提升是：整个设计的关键路径由5个比较器缩短到3个比较器，这样时序会大大改善，因此是值得的。
2.数据流图如下（图太小请放大看）：仿真波形图：可知，输入是14，9，7，55，41，22，8，32，输出是7和8。
可知功能正确。
综合过后，资源使用率如下：可以看到，用了13个6bit比较器和20个6bit选择器。
综合过后，得到该纯组合逻辑的输入输出延迟为：可以看出，输入输出时延为11.741ns。
3.如果加入2级pipeline，应该在如图所示的位置加：代价是：需要加入10个6bit寄存器，也就是60个DFF。
提升是：整个设计的关键路径由3个比较器缩短到2个比较器，花的比较器多了28个，时序提升相比一级pipeline的设计较少，因此综合考虑起来是不值得的。
4.面积最小的设计：面积最小的设计假设8个数据是串行输入，前两个数比较一下大小，将小的写入Min寄存器，大的写入Max寄存器。
第三个数分别与这两个寄存器里面的数比较，留下较小的两个值。
数据依次进入，最终留在寄存器中的就是8个当中最小的2个数。
仿真波形图：可以看到，输入的输入依次是：33，17，9，5，3，5，9，17，输出是3和5，可知功能正确。
综合过后，资源使用率如下：可以看到，用了1个5bit计数器，24个寄存器，2个6bit比较器，3个6bit 选择器。
跟之前最快的设计相比，虽然这个设计用的比较器少了11个，选择器少了17个，但是多了1个5bit计数器和24个寄存器。
所以到底面积是大了还是小了还需要进一步验证。
因此，将这两个设计在Design Compiler下进行综合，综合工艺库为TSMC 45nm标准单元库。
下面比较其面积。
速度最快的设计面积占用：面积最小的设计面积占用：由结果可知：最快的设计占用面积是399.84，面积最小的设计占用268.128。
45nm铜工艺 面临的挑战作者:Peter Singer, Semiconductor International主编 摘要：本文综述了铜工艺即将面临的各种变化，包括扩散阻障层（barrier）、电镀添加剂、覆盖层以及与多孔超低k电介质之间的整合等。
随着半导体向45nm工艺的深入发展，铜工艺技术不可避免地要发生一些变化。
TaN扩散阻障层物理气相沉积（PVD）技术可能将被原子层沉积（atomic layer deposition，ALD）技术所取代，之后可能还会引进钌阻障层技术。
钌阻障层技术不再需要电镀种子层，但是其发展状况将取决于研究结果的进展程度。
电镀槽中的有机“添加剂”也可能会有所变化，因为有些添加剂最终会被包埋在铜中。
尽管有机添加剂的使用可以使沉积得到的铜填充没有任何缝隙，同时在密集区不会产生沉积过度的情况，因此不会给CMP带来额外负担，从而减小了CMP难度，但是包埋在铜里的杂质会提高电阻系数，并且使铜在退火时不太容易形成大金属颗粒。
铜工艺也有电致迁移这个严重的可靠性问题，它通常发生在铜导线顶部与电介质相接的交界处。
可能的解决办法是在铜表面选择性地沉积上一层钴钨磷化物（cobalt tungsten phosphide，CoWP）或钴钨硼化物（cobalt tungsten boride，CoWB），最终取代Si(C)N覆盖层，使铜原子迁移受到限制。
金属颗粒边界、缺陷和表面造成的电子散射问题也会逐渐突显出来，因为导线尺寸很小时电子散射效应会使电阻升高。
解决办法包括增大金属颗粒、减少缺陷数量和增加金属表面光滑度等。
当然，我们还需要将铜和多孔超低k介电材料整合在一起，该需求会进一步增加铜工艺的复杂度。
其中一个问题是这些多孔材料需要一些孔洞密封工艺，人们对其与沉积在上面的扩散阻障碍层之间的相互作用感到担心，不知道两者之间是否能够相互兼容。
铜工艺基础自1990年代中期IBM、Intel、AMD和其他IC制造商决定用铜制工艺取代铝工艺以来，铜工艺的主要优点基本保持不变。
第一页：制程是架构交叉体系下的性能提升稻草多年来Intel一直在奉行制程更新与处理器架构体系改变的交叉更替，以确保在制程没有改变的情况下可以借由处理器体系架构的更新来提升产品性能，又或是处理器架构没有改变的情况下借由制程的更新来提升产品性能。
就这样，我们从westwood核心到130nm再从90nm到netbeast,然后是65nm到Conroe、kentsfield，那今年Intel毫无疑问的将会在Conroe、Kentsfield上过渡到45nm工艺上，不过这次Intel的工艺转换还加入了一些新的元素。
所谓的制程工艺，就是指晶体管之间的线宽，如65nm制程就是指晶体管之间的线宽是65nm，但这次Intel 45nm制程的更新不仅是把晶体管间的线宽缩短到45nm，在构成处理器的细胞元件——晶体管上也有着非常重大的突破。
晶体管其实就是一种简单的开关装置，可处理电子数据中的0、1组合。
处理器就是含有数百万此类通过铜线以特定方式连接在一起的晶体管。
而晶体管内部是由源极、漏极、栅电极、栅介质、及硅底层通道。
源极是指晶体管中电流产生的部分，它包含涂层硅(doped Si)，漏极是指晶体管中电流流向的部分，这部分与源极一样，都参杂了一些杂质以降低电阻。
不过晶体管是绝对对称的，则电流可以从源极流向漏极，也可以从漏极流向源极。
栅极电极就是晶体管顶端的区域，其电流的状态决定晶体管是打开还是闭合，传统上栅的制作材料是多晶硅或原子随意排列且不形成网格状结构的硅。
栅极介质是位于栅极电极以及沟槽之间一层薄层，目前的数字芯片中晶体管栅介质是由二氧化硅组成，而二氧化硅是绝缘体材料，它的作用是隔绝来自栅极电极的泄漏电流，但如果这个栅介质层太薄其泄漏电流的电量就越大。
Intel对晶体管的改进是来自之前晶体管的栅极介质，Intel是使用一种基于铪元素的化合物来替代之前的二氧化硅，这种基于铪元素的High-K介质具备良好的绝缘属性，同时可以在栅极及硅底层之间形成较高的场效应(High-K)。
