版图设计规则

ch1-3版图设计规则主讲：赵琳娜加工过程中的非理想因素–制版光刻的分辨率问题–多层版的套准问题–表面不平整问题–流水中的扩散和刻蚀问题–梯度效应解决办法–厂家提供的设计规则(topologicaldeignrule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循；设计规则制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。

设计者的设计准则(‘rule’forperformance)，用以提高电路的某些性能，如匹配，抗干扰，速度等；什么是版图设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。

常用的有两种方法可以用来描述设计规则：微米(micron)规则：以微米为分辨单位；λ(lambda)规则：以特征尺寸为基准。

通常以特征尺寸的一半为单位。

如：特征尺寸L为1um时，λ为0.5um。

设计规则具体内容主要包括各层的最小宽度、层与层之间的最小间距和最小交叠等。

版图设计规则-设计规则CSMC0.5umDoublePolyTripleMetalMi某edSignalTechnologyTopologicalDeignRuleProceinformationProceName:6S05DPTM(T)—SD某某某某(haveP-plugphotolayer)6S05DPTM(T)—AD某某某某(nothaveP-plugphotolayer) Technology:0.5umNumberofPolyLayer:2NumberofMetalLayer:3 ProceDecription:Generic0.5umSiGateCMOSTwinWellDoublePolyTripleMetalMi某edSignalProcePolyGateType:PolycideGate(Poly1)VoltageType:3~5V2Poly1eeN+P+fbbgcgdab34金属层1ac注意：1.M1的电流密度1.5mA/um2.M2/M3的电流密度0.8mA/um3.金属覆盖率在30%~50%4.最小孤立金属面积1.1um某1.1um5接触问题这里的接触是指版图中图层与图层的联接。

（第二讲）一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐 清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工：从版图到裸片制加版工是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？引言一个版图的例子：引言加工后得到的实际芯片版图例子：1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成 品率，除个别情况外，设计者必须遵循– 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性 能，如匹配，抗干扰，速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。

上华0.6um DPDM CMOS工艺拓扑 设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号 尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号 尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号 尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内 间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号 尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线 高阻层定义电阻长度 Poly2定义电阻宽度d/f c符 尺寸 号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外，Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号 尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号 尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅 间距8.f 0.75 N+(P+)注入区与N+(P+)栅 间距8.H 0 注入区对有源区最小覆盖 （定义butting contact）Hb ac d N+Ef设计规则 contact定义为金属1与扩散 区、多晶1、多晶2 的所有连接！符号 尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号 尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号 尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角，用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之 间的连接孔符号 尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小 间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地 线、总线、时钟线 及各种低阻连接符号 尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角，用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号 尺寸含义则，在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性 问题。

放大器版图设计原则与流程英文回答：Amplifier Layout Design Principles and Process.1. Design Considerations.Transistor Placement: Place transistors to minimize parasitic capacitances and maximize isolation between stages.Substrate Isolation: Use guard rings and deep trenches to isolate different transistors and devices on the chip.Interconnect Parasitics: Minimize interconnect lengths and use low-impedance routing to reduce parasitic delays.Thermal Management: Design for adequate heat dissipation through heat sinks, thermal vias, and optimized layout.Electromagnetic Interference (EMI): Consider shielding and filtering techniques to minimize EMI and improve signal integrity.2. Layout Process.a. Schematic Capture:Create a schematic diagram of the amplifier circuit.Define transistor sizes, biasing conditions, and feedback parameters.b. Floor Planning:Determine the physical layout of the amplifier on the chip.Allocate space for transistors, capacitors, resistors, and interconnect.c. Device Placement:Place transistors and other devices according to the design considerations.Use symmetry and regularity to enhance layout efficiency.d. Interconnect Routing:Route interconnect between devices with minimal parasitics and optimal routing.Use a combination of metal layers to minimize impedance and crosstalk.e. Guard Ring and Isolation:Implement guard rings and isolation mechanisms to reduce parasitic effects.Use deep trenches and dielectric spacers to ensuredevice isolation.f. Thermal Simulation:Perform thermal simulations to ensure adequate heat dissipation.Adjust layout and routing to optimize thermal management.g. EMI Analysis:Analyze the layout for potential EMI issues.Apply shielding, filtering, and grounding techniques to mitigate EMI.h. Verification and Testing:Verify the layout using design rule checks (DRC) and layout versus schematic (LVS) comparisons.Conduct post-layout simulations to validate circuit performance.中文回答：放大器版图设计原则与流程。

版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。

若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。

layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。

二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。