第4章 Quartus II 使用方法嵌入式逻辑分析仪

Quartus II: SignalTap II Logic Analyzer的使用教程（基于quartus II 13.0）
1.点击Tools | SignalTap II Logic Analyzer
2.按照下图所设置的步骤进行设置：
添加实例名称，添加结点，设置采样时钟，设置采样深度，设置被测信号触发以及触发器模式，设置
3.新建实例并进行重命名如图：（该实例名称可以和工程中实例的名字相同）
4.为仿真实例添加结点，按软件提示新建结点
4.1打开结点查找器，将新建的实例的与工程中的信号结点绑定起来。

如图：点击1处设置过滤类型为前综合类型，点击2处的List，选择相应的结点。

4.2点击下图1导入结点，设置完成后，点击2处确定。

5.信号配置：
a)设置采样时钟：
点击1处，打开结点查找器，点击2搜索相应结点，并导入工程系统时钟，设置完
成后点击OK
b)设置采样深度，以及信号触发模式以及触发器模式按照下图进行设置即可
6.所有设置完成后点击保存，
7.按照如图下步骤进行硬件配置以及下载，然后进行JTAG调试
点击2处设置JTAG连接器硬件，
点击3处进行FPGA芯片扫描
点击4处进行下载
点击1处进行调试，观察仿真结果
8.运行结果如图所示：
9.注意：断电之后拔掉JTAG。

静电可以击穿芯片。

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工程创建成功后， 工程创建成功后，在【Project Navigator】 】 资源管理窗口）显示当前工程的层次、 （资源管理窗口）显示当前工程的层次、文 件和设计单元。 件和设计单元。
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4.2.3 转换MAX+PLUS II 工程 转换MAX+PLUS
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4.3 设计输入
13Biblioteka 14类型 模块设计文 件 图形设计文 件 文本设计文 件
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（4）单击【Next】按钮进入下一步，可以设 ）单击【 】按钮进入下一步， 置第三方EDA工具。 工具。 置第三方 工具 （5）单击【Next】按钮进入【Summary】对 ）单击【 】按钮进入【 】 话框， 话框，该对话框给出了所创建工程的详细信 确认无误后，单击【 息。确认无误后，单击【Finish】按钮完成工 】 程创建。 程创建。
使用任何标准EDIF 网表编写程序生成的 使用任何标准 EDIF200 版网表文件。 版网表文件。
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4.3.1 使用文本编辑器输入
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4.3.2 使用模块编辑器输入
1．常用基本单元输入 ．
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2．图表模块输入 ．
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4.3.3 使用宏功能模块输入
提供的宏功能和LPM 功能 表3 Altera 提供的宏功能和
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4.3.4 使用自定义符号输入
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4.4 器件与引脚分配
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4.4.1 设置目标器件
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4.4.2 引脚分配
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4.5 项目编译
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4.5.1 全编译与分步编译
全编译的过程包括分析与综合（ 全编译的过程包括分析与综合（Analysis & Synthesis）、适配（Fitter）、编程（Assembler）、 ）、适配 ）、编程 ）、适配（ ）、编程（ ）、 时序分析(Classical Timing Analysis)这4个环节，而 个环节， 时序分析 这 个环节 个环节各自对应相应的菜单命令， 这4个环节各自对应相应的菜单命令，可以单独分步 个环节各自对应相应的菜单命令 执行，也就是分步编译。 执行，也就是分步编译。 1、分析与综合（Analysis & Synthesis）：对设计文 ）：对设计文 、分析与综合（ ）： 件进行分析和检查输入文件是否有错误。 件进行分析和检查输入文件是否有错误。对应的菜 单命令是QuartusⅡ主窗口【Processing】菜单下 单命令是 Ⅱ主窗口【 】 【Start\Start Analysis & Synthesis】，对应的快捷 】 图标是在主窗口的工具栏上的按钮。 图标是在主窗口的工具栏上的按钮。

时单击next按钮，进入到最后的汇总窗口，单击finish返回
主界面。
Quartus II 软件操作
2. 使用电路图绘制工具产生设计输入
常用的设计输入方法包括使用电路图绘制工具 和使用VHDL代码。这里先说明使用电路图绘制工 具的输入方法。该工具称为模块编辑器(Block Editor)。
示例:对于逻辑函数
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它 们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。 1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
一. 简介 Altera公司的Quartus II软件提供了可编程片上 系统（SOPC）设计的一个综合开发环境，是进 行SOPC设计的基础，Quartus II集成环境包括 1．系统级设计 2．嵌入式软件开发 3．可编程逻辑器件（PLD）设计 4．综合 5．布局和布线 6．验证和仿真
Quartus II 软件操作
使用Waveform Editing(波形编辑)工具，该工具位于竖 直工具栏内,其形状类似于分别指向左侧和右侧的箭头,也可 以改变输入波形。选择该工具的时候，如果原始波形对应的 值等于0，那么拖过后波形对应的值变为1，如果原始波形对 应的值等于1，那么拖过后波形对应的值变为0。
画出相应的电路图。
f x1 x2 x2 x3
Quartus II 软件操作
第一步 画电路图 在Quartus II 界面中，选择File/new命令，在弹出的窗 口中，选择Design Files中的Block Diagram/Schematic File选项并单击ok按钮。此操作打开了模块编辑器窗口。在 该窗口中画出电路图，可以产生设计中需要的模块图文件。 1）导入逻辑门符号。 双击模块编辑器的空白区域，或者选择Edit/insert symbol,或者在工具栏中单击与门符号，在左面的libraries 方框内，列出了Quartus II 提供的若干库。单击 c:\quartus\libraries旁边的“+”号，然后单击primitives 旁边的“+”号，最后单击logic旁边的“+”号，选中and2， 放置到模块编辑器窗口。用同样的方法再放置一个两输入与 门，一个非门，一个两输入或门。

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本课内容
QII使用方法 使用方法
QII设计流程详解 设计流程详解 SignalTap II应用介绍 应用介绍 LPM_ROM模块应用 模块应用 原理图设计方法
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LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
LPM: LPM: Library of Parameterized Modules
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LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
4.4.2 定制初始化数据文件
2．建立.hex格式文件 ．建立 格式文件
方法一：
将波形数据填入.hex文件表中 图4-40 将波形数据填入 文件表中
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LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
4.4.2 定制初始化数据文件
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
BEGIN
LPM_ROM宏模块应用 4.4 q LPM_ROM0); <= sub_wire0(7 DOWNTO 宏模块应用
altsyncram_component : altsyncram GENERIC MAP ( intended_device_family => "Cyclone", --参数传递映射 width_a => 8, --数据线宽度 数据线宽度8 数据线宽度 widthad_a => 6, --地址线宽度 地址线宽度6 地址线宽度 numwords_a => 64, --数据数量 数据数量64 数据数量 operation_mode => "ROM", --LPM模式 模式ROM 模式 参数的设置 outdata_reg_a => "UNREGISTERED", --输出无锁存 address_aclr_a => "NONE", --无异步地址清0 outdata_aclr_a => "NONE", --无输出锁存异步清0 width_byteena_a => 1, -- byteena_a输入口宽度1 init_file => "./dataHEX/SDATA.hex", --ROM初始化数据文件 初始化数据文件 lpm_hint => "ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=NONE", lpm_type => "altsyncram" ) --LPM类型 PORT MAP ( clock0 => inclock, address_a => address,q_a => sub_wire0 ); END SYN;

6 Tcl console窗口 5 Messages窗口
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3.3 QuartusⅡ简介
如何获取在 线帮助呢? 按F1键，可打开帮助窗口，即时访问对话框上的信息、高亮 度的菜单命令或弹出式信息； 或按Shift + F1键，鼠标变为一个问号，在图元、宏单元符号 等屏幕显示的任何项目上单击鼠标左键，可获得该项目的帮 助； 或单击工具栏上的帮助按钮 ，鼠标也会变为一个问号， 然后单击想要获得帮助的项目。
第3步也可以略过，以后再创建设计文件，或者以 后再用“Project>Add/Remove Files in Project…”命令将其 他工作目录中的文件添加到本工程中。
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3.5 设计输入
3. 指定第三方对代码进 行综合和仿真的工具 （需要时）
在安装Quartus II软 件时，缺省的情况 下安装了综合和仿 真工具，也可以选 择Quartus II软件支 持的其它综合或仿 真工具。 在弹出的对话框中， 选择适当的工具， 或者什么也不选， 单击“Next”。
Imported from thirdparty EDA tools
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3.5 设计输入
一、 创建工程

工作目录和工程名不 能有空格和汉字！
1. 打开创建工程向导
执行菜单命令“ File > New Project Wizard”， 打开Introduction对话 框。单击“Next”。
2. 选择所建立工程的工 作目录，输入工程名 称、顶层实体名
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3.3 设计实例
设计要求
首先设计一个半加器，然后用半加器构成全加器。
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3.3 设计实例
设计方法： 1. 首先在资源管理器下创建一个工作目录。 2. 在Quatus II中创建一个工程，工程名最好与顶层图形文件 同名。 3. 子模块设计：每个模块可以用HDL语言描述（模块名最好 与程序文件名同名！），对每个模块迚行编译、仿真，通 过后然后生成模块符号。 3.顶层设计：创建一个顶层图形文件，将各模块符号放到图 中，添加输入、输出引脚，连线；编译，仿真。 5. 给输入、输出引脚分配引脚号码，编程下载。

2、 QUARTUS II系统安装
2.1 QUARTUS II安装
对于安装Quartus II 7.2版本的系统必须满足以下最低要求： 硬件：运行速度为866MHz或更快Pentium III 以上计算机，
系统内存容量大于256M。
操作系统：Microsoft Windows 2000或Microsoft Windows XP。
编译的启动方法：
选择Processing菜单的Start Compilation项即可启动全程编译
编译过程中，status窗口会显示出当前的编译的进度。
下方的process栏中会显示出编译信息，如果有出错信 息就会在其中显示。双击出错的条文，即会弹出对应的
VHDL文件。
如果编译成功，就会出现一个编译成功的信息窗口 。
3.5 应用RTL电路观察器
Quartus II支持网表文件对应的RTL电路的生成。方法如下： 选择菜单Tool中的Netlist viewers项，在出现的次级菜单中选 择RTLviewer,即可观察到设计文件对应的RTL电路结构
3.6 引脚分配
所谓引脚分配就是将设计项目的输入输出端口分配到目 标芯片的对应管脚。引脚的分配可以由分配编辑器实现，也
（3）将设计项目的端口信号选入波形编辑器。 选择菜单Edit中的Insert Node or Bus项，弹出Insert Node or Bus对话框 .
单击Node Finder按钮出现Node Finder对话框
在Node Finder对话框的Filter框中选择“Pins: all”，然后单 击List按钮，此时在下方的Nodes Found窗口出现设计项目 中的所有端口的名称。
Quartus II的许可文件的设定步骤如下： 选择菜单Tools/LicenseSetup，弹出图7.2 所示 “LicenseSetup”对话框。 单用户许可方式(single-user licenses)：在“License file”对话框，点击“…”按钮选择License.dat 文件即可。 最后单击OK，完成设定。文件所许可的AMPP and MegaCore functions会出现在“Licensed AMPP/MegaCore functions”窗口中。

利用VHDL完成电路设计后，必须借助EDA工具软件中 的综合器、适配器、时序仿真器、编程器等工具进行 相应的处理，才能使此项设计在FPGA上完成硬件实现 并得到硬件测试。在EDA工具的设计环境中，有多种 途径来完成目标电路系统的表达和输入方式，比如： HDL文本输入，原理图输入，状态图输入，及混合输 入等方式。HDL文本方式是最基本最直接的。本节通 过实例来详细介绍Quartus IIde VHDL文本输入设计流 程，包括：输入，综合，适配，仿真测试和编程下载 等方法。
3）波形文件存盘。Filesave as将默认名为singt.vwf的波 形文件存入工程文件夹中，
4）将工程CNT10的端口信号节点选入波形编辑器中。 Viewutility windowsnode finder命令，在对话框的filter下 拉列表中选pins：all，然后单击list按钮，在下方的Nodes finder窗口中出现设计中的CNT10工程的所有端口引脚名， 如果list不显示CNT10工程的端口引脚，需要重新编译一次。 最后将重要的端口节点CLK,EN,RST,COUT和输出总线信号 CQ分别拖到波形编辑器窗口后，关闭Nodes Found窗口， 调整波形窗口，使仿真坐标处于适当位置。
2)设置编程器。初次安装QuartusII，在编程前还必须进行编程 器选择操作。单击Hardware Setup按钮可设置下载接口方式， 在对话框中选择Hardware Setting选项卡，双击ByeBlasterMV, 编程方式为： ByeBlasterMV[LPT1]。如果在编程窗口Currently selected hardware右侧显示No Hardware的话必须加入下载方 式。
6）结束设置，下一步弹出工程设置统计窗口，列出相关设置 最后finish，出现设好的工程名的工程管理窗口，显示本工程 项目的层次结构和各层次实体名。

如图所示是利用Quartus进 行CPLD/FPGA开发的基本 流程框图。从图中可以看出， Quartus软件实现了从设计 输入到下载的所有功能。
§2.1. Quartus Ⅱ软件简介
Quartus的主要工具: 在设计输入阶段，Quartus提 供了多种输入编辑器,支持硬 件描述语言，图形描述的输 入。同时还通过MegaWizard 提供参数化的模型库。 综合阶段, 除了自身的综合 器,Quartus还支持多种主流 的第三方的综合工具。这些 综合工具可以无缝的衔接到 Quartus的设计开发流程中。 布局布线主要由Quartus的 Fitter等工具完成。 Quartus软件同时也支持增量 编译，LogicLock 。
§2.2. Quartus 软件主窗口
Status窗口
Status窗口显示Quartus软件在综合和编译过 程中的进度，并显示各项操作使用的时间。
§2.2. Quartus 软件主窗口
Message窗口和Tcl Console窗口
Message窗口显示Quartus软件在处理过程中的 各种输出信息，比如综合过程的警告信息，以 及输入文件的出错信息。在设计输入过程中， 主要就通过Message窗口的输出信息对设计输入 进行修改。 Quartus软件也提供Tcl控制台窗口，quartus软 件的各项操作都可以通过Tcl Console输入命令 和用户编写Tcl脚本来实现。
如图是 Quartus软 件的开发 设计流程 图， Quartus支 持网表作 为设计输 入，同时 也可输出 网表文件 到第三方 工具进行 分析和仿 真。
开发流程
电路输入 编译综合 仿真分析 编程下载
EDA软件、计算机、编程器
EDA软件、计算机
开发流程

3）选择编程器。显示编程方式取决于QuartusII软件对实际连接 的硬件实现系统的测试。最后单击下载按钮，进入对目标器件 的配置下载操作。当Progress显示100%，出现configuration Succeeded表示编程成功。
4）硬件测试。下载Cnt10.sof后通过试验系统来验证器件功能。
的实体名2将设计文件加入工程将工程相关的所有vhdl文件如果有加入此工程用addall按钮3选择仿真器和综合器类型选择next弹出窗口选择仿真器和综合器类型如果选默认的none表示选软件自带的仿真器和综合器可以另选仿真器和综合器尤其是选用非altera公司的器件的时候
利用VHDL完成电路设计后，必须借助EDA工具软件中 的综合器、适配器、时序仿真器、编程器等工具进行 相应的处理，才能使此项设计在FPGA上完成硬件实现 并得到硬件测试。在EDA工具的设计环境中，有多种 途径来完成目标电路系统的表达和输入方式，比如： HDL文本输入，原理图输入，状态图输入，及混合输 入等方式。HDL文本方式是最基本最直接的。本节通 过实例来详细介绍Quartus IIde VHDL文本输入设计流 程，包括：输入，综合，适配，仿真测试和编程下载 等方法。
4）选择目标器件闲置引脚状态。选择Unused Pins选项，可以 根据实际需要选择目标器件闲置引脚状态。可ห้องสมุดไป่ตู้择输入状态或 输出状态，或输出不定状态。
每一个选项功能可以参阅窗口下方的Description说明
Quartus II编译器是由一系列处理模块构成的，这些模块负责 对设计项目的检查，逻辑综合，结构综合，输出结果的编辑 配置，以及时序分析。在这个过程中，将设计项目适配到 FPGA/CPLD目标器件中，同时产生多种用途的输出文件，如 功能和时序信息文件，器件编程的目标文件等。编译器首先 检查出工程设计中的错误信息，然后产生一个结构化的网表 文件表达的原理图文件。

单击图4-4窗口下方的Next按钮，弹出仿真器和综合器选 择窗口，都选NONE（即选自带的仿真器和综合器）。 （4）选择目标芯片。
KONXIN
图4-4 选择目标器件EP1C3T144C8
4.1 Quartus II 设计流程
（5）工具设置。 （6）结束设置。
3.编译前设置 （1）选择FPGA目标芯片。 Assignments→Device
图4-3 利用“New Preject Wizard”创建工程cnt10
4.1 Quartus II 设计流程
（2）将设计文件加入工程中。 单击图4-3设置窗口下方的Next按钮，弹出图4-4窗口。
图4-4 将所有相关的文件都加入进此工程
4.1 Quartus II 设计流程
（3）选择仿真器和综合器。
实验与设计
1、能在 8-9个时钟脉冲后完成 8位二进制数（加数被加数的输入方式为并行）的 加法运算，电路须考虑进位输入Cin和进位输出Cout； 2、给出此电路的时序波形，讨论其功能，并就工作速度与并行加法器进行比较； 3、在FPGA中进行实测。对于GW48 EDA实验系统，建议选择电路模式1（附录 图 3 ），键2，键 1输入8位加数；键 4 ，键 3输入 8位被加数；键 8作为手动单步时 钟输入；键7控制进位输入Cin；键9控制清0；数码6和数码5显示相加和；发光管 D1显示溢出进位Cout。 4、键8作为相加起始控制，同时兼任清0；工作时钟由clock0自动给出，每当键8 发出一次开始相加命令，电路即自动相加，结束后停止工作，并显示相加结果。 就外部端口而言，与纯组合电路8位并行加法器相比，此串行加法器仅多出一个加 法起始/清0控制输入和工作时钟输入端。 提示：此加法器有并/串和串/并移位寄存器各一。 (5) 实验报告：分析比较实验内容 1和2的仿真和实测结果，说明这两种电路的异 同点。详述实验内容3。

QuartusII软件使用说明Quartus II软件使用说明1.介绍Quartus II是一款由Intel开发的集成电路设计软件，主要用于数字逻辑电路的设计和开发。

本文将详细介绍Quartus II软件的安装、基本功能以及常用的设计流程。

2.安装2.1 硬件要求确定您的计算机是否符合Quartus II的硬件要求，包括处理器、内存和硬盘空间。

2.2 安装程序从Intel官方网站Quartus II的安装程序，并按照指引执行安装步骤。

2.3 许可证文件在安装过程中，您需要提供许可证文件以完成软件的激活。

3.Quartus II界面3.1 工程导航器工程导航器是Quartus II的主界面，您可以在此查看和管理当前项目下的所有文件和文件夹。

3.2 编辑器Quartus II提供了多种编辑器，包括原理图编辑器、文本编辑器和波形编辑器等。

您可以根据需要选择适合的编辑器进行设计和编码。

4.基本功能4.1 创建新工程在工程导航器中，选择“新建”并指定工程名称和存储位置，然后选择设计类型和顶层设计文件。

4.2 添加文件通过“添加文件”功能可以将需要的文件添加到工程中，包括原理图文件、VHDL文件和Verilog文件等。

4.3 综合与分析在设计过程中，需要进行综合和分析以验证电路功能和逻辑正确性。

4.4 时序约束通过时序约束可以设置电路的时钟频率、延迟和时序要求等。

4.5 编译报告编译报告可以查看设计的状态和一些警告或错误信息。

5.设计流程5.1 设计规划在设计之前，需要进行设计规划，包括确定设计目标、功能分析和资源规划等。

5.2 电路设计按照设计规划进行电路设计，包括原理图设计、RTL设计和模块设计等。

5.3 综合与优化对设计进行综合和优化，以达到性能和资源的平衡。

5.4 约束设置与时序分析设置时序约束并进行时序分析，以保证电路满足时序要求。

5.5 布局与布线对设计进行物理布局和布线，以优化电路的布局及信号传输路径。

使用SignalTap II逻辑分析仪调试FPGA摘要：本文介绍了可编程逻辑器件开发工具Quartus II 中SingalTap II 嵌入式逻辑分析器的使用，并给出一个具体的设计实例，详细介绍使用SignalTap II对FPGA调试的具体方法和步骤。

关键字： SignalTap；硬件调试；FPGA1 概述--- 随着FPGA容量的增大，FPGA的设计日益复杂，设计调试成为一个很繁重的任务。

为了使得设计尽快投入市场，设计人员需要一种简易有效的测试工具，以尽可能的缩短测试时间。

传统的逻辑分析仪在测试复杂的FPGA设计时，将会面临以下几点问题：1）缺少空余I/O引脚。

设计中器件的选择依据设计规模而定，通常所选器件的I/O引脚数目和设计的需求是恰好匹配的。

2）I/O引脚难以引出。

设计者为减小电路板的面积，大都采用细间距工艺技术，在不改变PCB板布线的情况下引出I/O引脚非常困难。

3）外接逻辑分析仪有改变FPGA设计中信号原来状态的可能，因此难以保证信号的正确性。

4）传统的逻辑分析仪价格昂贵，将会加重设计方的经济负担。

--- 伴随着EDA工具的快速发展，一种新的调试工具Quartus II 中的SignalTap II 满足了FPGA开发中硬件调试的要求，它具有无干扰、便于升级、使用简单、价格低廉等特点。

本文将介绍SignalTap II逻辑分析仪的主要特点和使用流程，并以一个实例介绍该分析仪具体的操作方法和步骤。

2 SignalTap II的特点及使用--- SignalTap II嵌入逻辑分析仪集成到Quartus II设计软件中，能够捕获和显示可编程单芯片系统（SOPC）设计中实时信号的状态，这样开发者就可以在整个设计过程中以系统级的速度观察硬件和软件的交互作用。

它支持多达1024个通道，采样深度高达128Kb，每个分析仪均有10级触发输入/输出，从而增加了采样的精度。

SignalTap II为设计者提供了业界领先的SOPC设计的实时可视性，能够大大减少验证过程中所花费的时间。

第1章QUARTUS II2。

1 QUARTUSII概述设计输入是设计者对系统要实现的逻辑功能进行描述的过程。

设计输入有多种表达方式，常用的用原理图输入、硬件描述语言输入、网表输入等。

1、原理图输入：原理图设计输入方式是利用软件提供的各种原理图库，采用画图的方式进行设计输入.这是一种最为简单和直观的输入方式。

原理图输入方式的效率比较低，半只用于小规模系统设计,或用于在顶层拼接各个以设计完成的电路子模块。

2、硬件描述语言输入:这种设计输入方式是通过文本编辑器，用VHDL，Verilog或AHDL等硬件描述语言进行设计输入。

采用语言描述的有点事效率较高，结果容易仿真,信号观察方便，在不同的设计输入库之间转换方便，适用于大规模数字系统的设计.但语言输入必须依赖综合器，只有好的综合器才能把语言综合成优化的电路。

3、网表输入：现代可编程数字系统设计工具都提供了和它第三方EDA工具相连接的接口。

采用这种方法输入时，可以通过标准的网表把它设计工具上已经实现了的设计直接移植进来，而不必重新输入。

一般开发软件可以接受的网表有EDIF格式、VHDL 格式及Verilog格式等。

在用网表输入时，必须注意在两个系统中采用库的对应关系，所有的库单元必须一一对应，才可以成功读入网表［6］。

2.2 QUARTUSII建立工程项目在Quartus II 中，用户的每个独立设计都对应一个工程项目，每个工程项目可包含一个或多个设计文件。

其中一个是顶层文件，编译器是对项目中的顶层文件进行编译的,项目同时还管理编译过程中产生的各种中间文件，这些中间文件的文件名相同，但后缀名不同.为了便于管理，对于每个新的项目应该建立一个单独的子目录。

指定项目名称的步骤如下：1。

打开Quartus II,在File 菜单中选择New Project Wizard 项，将出现工程项目建立向导对话框。

如图2—1 （a)所示。

2. 点击“Next”，进入到如图2-1 (b)所示的工程项目命名对话框，在最上面的文本输入框中输入为该项目所建的目录名，如本例为“E:\Clock”，在中间的文本输入框中输入项目名称，本次实验为“adder”，在最下面的文本输入框中输入最顶层模块的名称“adder"。

实验二、嵌入式逻辑分析仪注意事项：1、特别注意：在做Quartus II 工程时必须将未分配的管脚置为三态输入。

Quartus II --> Assignments --> Device … --> Device --> Device & Pin Options … --> Unused Pins --> Reserve all unused pins : AS input tri-stated 。

2、按键SW1—SW4与LED 指示灯LED1—LED4分布图如下：FPGA 管脚备注3、系统复位与系统时钟（50MHz ）分配脚PORT B 信号分配表如下：5、对EP3C25-B型电路板的LED与按键测试程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LED_BOTTON ISPORT ( BOTTON_IN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED_OUT: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END LED_BOTTON;ARCHITECTURE A OF LED_BOTTON ISBEGINLED_OUT <= not BOTTON_IN;END A;管脚分配为：BOTTON_IN分别接N1（SW1）、N2（SW2）、U9（SW3）、V9（SW4）；LED_OUT分别接：P11（LED1）、U11（LED2）、R11（LED3）、N11（LED4）。

按注意事项1进行设置！！！之后再次编译！内容一、十进制加法计数器的设计1、设计一个异步复位和同步时钟使能的十进制加法计数器；2、VHDL代码见课本例3-21；3、管脚分配如下：CLK接V10脚（50MHz），RST接N1（SW1），EN接N2（SW2），CQ分别接：N11（LED4）、R11（LED3）、U11（LED2）、P11（LED1），COUT接N6。

1）器件选择
4. 层次化设计
若设计项目较大，无法用一个文件把电路的设计细节 全部描述出来的话，就必须采用层次化的设计方法。HDL 不仅可以在不同的层次上对设计进行描述，而且还可以方 便地描述模块间的嵌套关系（通过元件引用）。但在图形 输入方式和原理图与HDL混合输入方式下进行层次化设计 就必须借助符号（Symbol）来描述嵌套关系。
时序逼近
编程、配置
设计输入
输入方式有：原理图（模块框图）、波形图、 VHDL、Verilog HDL、Altera HDL、网表等。QuartusⅡ 支持层次化设计，可以将下层设计细节抽象成一个符号 （Symbol），供上层设计使用。
QuartusⅡ提供了丰富的库资源，以提高设计的效率。 Primitives库提供了基本的逻辑元件。Megafunctions库为 参数化的模块库，具有很大的灵活性。Others库提供了 74系列器件。此外，还可设计IP核。
下图是以原理图方式设计的一个BCD码模6计数器 counter6。主要器件是一个四位二进制计数器74161 （Others库中的元件）和与非门（Primitives库中的元 件），采用异步复位的方法将计数的规模改为了六进制。
3. 建立HDL设计文件
第一步 打开文本编辑器 1）在管理器窗口中的选择菜单“File”→“New...”，或 直接在工具栏上点击按钮，打开“New”列表框。
编译
QuartusⅡ编译器主要完成设计工程的检查和逻辑综合，将工 程最终设计结果生成器件的下载文件，并为仿真和编程产生输出文 件。 第一步 打开编译器窗口 在管理器窗口中选择菜单“Processing”→“Compiler Tool”，则 出现编译器窗口，如下图。从图中可以看出，编译包括分析与综合 （Analysis & Synthesis）、适配器（Fitter）、汇编器（Assembler） 和时序分析器（Timing Analyzer）等。

组装（Assembler）模块：形成编程文件；




时序分析（Timing Analyzer）模块;
产生EDA工具网表（EDA Netlist Writer）模块： 目的是与其他EDA工具相衔接。
29
10:48
编译结果的报告

本例为加法器的编译结果：
10:48
30
容易出现的错误



错将设计文件存入了根目录，并将其设定成工程，找 不到工作库时，报错为： Error：Can’t open VHDL “WORK” 文件后缀名不是.vhd，在设定工程后编译时，报错为： Error ： Line1 ， File e:\half_adder\half_adder.tdf:TDF syntax error… 设计文件名与实体名不符时，如写成adder.vhd，编译 时，报错为： Error:Line1,…VHDL Design File “adder.vhd“ must contain…
10:48
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4 位加法器的VHDL代码（续）
ARCHITECTURE behav OF Adder4 IS SIGNAL temp: std_logic_vector ( width DOWNTO 0 ); BEGIN temp <= ( ' 0 ' & a ) + b + cin; cout <= temp (width); sum <= temp ( width - 1 DOWNTO 0 ); END behav; -- 第 20 行 -- 第 21 行
（ 1）选择 Create Project
（ 2）点击 OK
10:48 27

10
② Edit
Edit菜单的命令 主要是进行文件 编辑操作，不同 格式的文件，其 Edit菜单不完全 相同。下面只讲 解原理图文件编 辑菜单，菜单如 图所示。
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◆ Replace：替换。 用鼠标左键Edit菜单中的Replace，将出现替换向导窗口，引导用户 替换原理图中的字符串。 ◆ AutoFit：自动适配。 对文件进行编译时适配器将自动适配时钟频率。 ◆ Line：连线类型。 Line分为Conduit Line(空心线)、Bus Line(总线)和Node Line(节点 线) 。 在原理图中选中了某导线，在菜单中将标明该导线的类型。选中导 线后，单击鼠标右键，将出现简化的编辑菜单，在该菜单中标明了 该导线的类型。同时，还可能实现这3种导线的互换。 ◆ Toggle Connection Dot：交叉连接点。 若2条垂直相交导线的电气连接，需要在交叉点上放置电气连接点， 但在原理图编辑器的工具条中没有独立的电气连接点。 采用Toggle Connection Dot功能就能在交叉点上放置电气连接点。 具体方法是用鼠标左键单击2条垂直相交导线中的某一根线，再单击 鼠标右键，在出现的简化编辑菜单中选择Toggle Connection Dot。 此时，在原理图中，2条垂直相交导线的交叉处将出现电气连接点。
◆ Archive Project ：构造项目。
用鼠标左键单击Archive Project ，将出现对话框，引导用户把项目保 存为不同版本。 18
◆ Restore Archived Project
用鼠标左键单击Archive Project ，将出现对话框，引导 用户把项目的原版本重新保存在不同的路径下。
用鼠标左键单击Update Symbol or Block，将出现升级向导窗口，引导 用户将原来的宏模块符号和框图升级为修改后的形式。