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数值比较器的设计与仿真

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电子技术课程设计

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电子技术课程设计报告

目录

一、 设计题目 …………………………………………………2

二、 设计要求 …………………………………………………2

三、 设计的性质和目的…………………………………………2

四、 题目分析… ………………………………………………2

1） 数字钟的工作原理 ……………………………………2

2）数字电子钟集成电路的构成 ……………………………2

3）数字时钟的基本原理图…………………………………2

五、 总体方案 …………………………………………………3

1）振荡器的选择 …………………………………………3

2）分频器的选择 …………………………………………5

3）计数器 ………………………………………………6

4 ) 显示器…………………………………………………8

5 ) 较时电路………………………………………………9

六、电路的总体设计与调试 …………………………………10

七、元器件清单………………………………………………12

八、设计总结 ………………………………………………15

九、参考文献 ………………………………………………16

电子技术课程设计

2

一、 设计题目

数字钟的设计与仿真

二、 设计的性质和目的

电子技术基础是机电专业很重要的一门专业基础课，电子课程设计是该课程的实践环节。该课程的目的是：通过对电子技术的实际应用课题的设计实践，使学生掌握电子技术的基本设计方法、调试方法、资料的收集整理和电气原理图的绘制方法。并通过这一实践环节，培养学生从事设计工作的全局理念，为全面提高学生的综合素质及增强工作适应能力打下一定的基础。

三、 设计要求

设计并仿真一数字式电子钟，要求：

1）采用24小时制，要有时/分/秒显示；

2）显示采用六只LED数码管分别显示时分秒；

3）时间的小时、分可手动调整；

4）采用+5V电源供电。

主要器件：

1）74LS00、555、74LS90、cc4511

四、 题目分析

1) 数字钟的工作原理

数字式计数器一般由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器和显示器组成计时系统。秒脉冲发生器产生频率稳定度很高的秒脉冲，秒脉冲被送入到一个六十进制秒计数器计数，将计数结果送至秒个位和十位译码器译码，译码结果分别由两只七段半导体数码管以十进制数形式显示出来。当秒六十进制计数器累计到第59秒时，若再来一个秒脉冲，秒计数器的进位输出就会产生进位脉冲，同时，秒计数器的十位和个位都复位到零。分计数脉冲又被送到分六十进制计数器计数，经译码电路译码后数码管就显示相应的数字。当记满59分59秒的时候，要是再来一个秒脉冲，则分计数器便向时计数器送出时计数脉冲，同时，分、秒计数器均复位到零。时计数器是一个二十四进制计数器，当计数显示23时59分59秒时，若再来一个秒脉冲，则时、分、秒计数器都应回到零，并显示（00.00.00）表示已经达到午夜时刻，第二天开始继续计数。

2）数字电子钟集成电路的构成

有振荡器，分频器，校时电路，计数器，译码器和显示器六部分组成。振荡器和分频器组成标准秒信号发生器，不同进制的计数器产生计数，译码器和显示器进行显示，通过校时电路实现对时，分的校准。

3）数字时钟的基本原理图

如下所示： 电子技术课程设计

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由上图可以看出，振荡器产生的信号经过分频器作为产生秒脉冲，秒脉冲送入计数器，计数结果经过“时”、“分”、“秒”，译码器，显示器显示时间。其中振荡器和分频器组成标准秒脉冲信号发生器，由不同进制的计数器，译码器和显示电路组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时”，“分”、“秒”的数字显示出来。“时”显示由二十四进制计数器，译码器，显示器构成；“分”、“秒”显示分别由六十进制的计数器，译码器，显示器构成；校时电路实现对时，分的校准。

五、 总体方案

1）振荡器的选择

秒发生电路---振荡器是计时器的核心，振荡器的稳定度和频率的精确度决定了计时器的准确度。

常见的振荡器有石英晶体振荡器和555与RC构成的多谐振荡器，石英晶体振荡器的特点是振荡器频率准确、电路结构简单、频率易调整，它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动就会在相应的垂直面上产生电场从而使机械振动和电场互为因果，这样的循环过程一直持续到晶体的机械强度限制时才达到最后稳定。石英振荡器的电路图如图2所示：

译码器 译码器 译码器

时计数器 分计数器 秒计数器

校时电路

振荡器 分频器

图表 1 电子技术课程设计

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图表 2

555定时器与RC构成的多谢振荡器的特点是电路没有稳态，仅存在两个暂态，电路亦不需要外加触发信号，利用电源通过R1,R2向C1充电，C1通过R2向放电端DIS放电,使电路产生振荡，电容C在（1/3）Vcc和（2/3）Vcc之间充电和放电。输出信号的时间参数是

T=t1+t2, t1=0.7(R1+R2)C, t2=0.7R2C

当vC上升到2/3VCC时，触发器又被复位发生翻转，如此周而复始，在输出端就得到一个周期性的方波，其频率为

。

555电路要求R1与R2均应大于或等于1kΩ,但R1+R2应小于或等于3.3MΩ外部元件的稳定性决定了多谐振荡电路的稳定性，555定时器配以少量的元件即可获得较高精度的振荡频率和具有较强的功率输出能力。因此这种形式的多谢振荡器广泛应用于信号的产生、变换、控制与检测。

一般来说，振荡器的频率越高，计时精度就越高，但耗电量将越大。所以，在设计电路时要根据需要而设计出最佳电路。在本设计中，采用的是精度不高的，由集成电路555与RC组成的多谐振荡器。具体电路如下图3所示； C130pF-VARKey = A 50%U1CRYSTAL_VIRTUAL100HzU2A7404NU3A7404NU4A7404NR1100kC2240pF13420 电子技术课程设计

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图表 3

接通电源后，电容C1被充电，vC上升，当vC上升到大于2/3VCC时，触发器被复位，放电管T导通，此时v0为低电平，电容C1通过R2和T放电，使vC下降。当vC下降到小于1/3VCC时，触发器被置位，v0翻转为高电平。本设计中，由电路图和f的公式可以算出，微调R3=60k左右，其输出的频率为f=1000Hz。

2）分频器的选择

分频器的功能主要有两个：一个是产生标准秒脉冲信号；二是提供功能扩展电路所需要的信号。

本设计中，由于振荡器产生的信号频率太高，要得到标准的秒信号，就需要对所得的信号进行分频。这里所采用的分频电路是由3个总规模计数器74LS90来构成的3级1/10分频。

R110kR25.1kC110nFR3100K_LINKey = A 50%C210nFU1LM555CMGND1DIS7OUT3RST4VCC8THR6CON5TRI210234VCC5VVCC 电子技术课程设计

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图表 4

从图3可以看出，由振荡器的1000Hz高频信号从U1的14端输入，经过3片74LS90的三级1/10分频，就能从U3的11端输出得到标准的秒脉冲信号。

3）计数器

由图1的方框图可以清楚的看到，显示“时”、“分”、“秒”需要6片中规模计数器；其中“秒”、“分”各为60进制计数，“时”为24进制计数。在本设计中均用74LS90来实现。

（1）六十进制计数器：

“秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器和一级六进制计数器连接构成，如图4所示，是采用两片中规模集成电路74LS90串接起来构成的“秒”，“分”计数器。 电子技术课程设计

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图表 5

（2）二十四进制计数：

小时计数电路是由U1和U2组成的24进制数电路，如图5所示。当“时”个位U2计数输入端U2来到第10个触发信号时，U2计数器复零，进位端QD向IU1“时”十位计数器输出进位信号，当第24个“时”脉冲到达时，U2计数器的状态为“0100”，U1计数器的状态为“００１０”，此时“时”个位计数器的ＱC和“时”十位计数器的QB输出为１。把它们分别送到U1和U2计数器的清零端R０1和R０2，通过74LS90内部的R０1和R０2与非后清零，计数器复零，完成２４进制计数。 电子技术课程设计

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图表 6

4)显示器

显示器件的种类很多，在数字电路中最常用的显。示器是半导体显示器（又称为发光二级管显示器，LED）和液晶显示器（LCD）。LED主要用于显示数字和字母，LCD可以显示数字、字母、文字和图形等。

7段LED数码显示器俗称数码管，它的工作原理是将要显示的十进制数码分成7段，每段为一个发光二极管，利用不同发光的组合来显示不同的数字。

用七段发光二极管来显示译码器输出的数字，显示器有两种：共阴极和共阳极显示器。74LS48译码器译码的是高电平，所以对应的显示器应为共阴极显示器，故是高电平有效。在本设计中用的是解码七段排列显示器，即包含译码器的七段显示器。

其图形管脚如下图所示： 电子技术课程设计

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图表 7

U2是一个解码七段排列显示器，由1、2、3、4脚输入二进制数，就可显示数字；而U3是个译码器，和未解码的七段显示管U1也可以构成显示器，连接如上面所示。

5)较时电路

当刚接通电源或计时出现误时，都需要对时间进行校正，校时电路如下图所示。 电子技术课程设计

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六．电路的总体设计与调试

由555和RC构成的振荡器产生的1000Hz的高频信号经过由3片74LS90构成的1/1000分频的分频器后得到标准的秒脉冲信号，进入60进制的“秒”计时，“秒”的分位进入60进制的“分”计时，最后，由分的“时”进位进入24进制的“时”计时。

在电路中，还有由门电路和开关构成的校时电路对电路的“时”，“分”进行校时，得到正确的时间。

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组合逻辑电路7、8、9节

组合逻辑电路7、8、9节

4.7比较器

导读:

在这一节中，你将学习：

 数值比较器的概念

 一位数值比较器电路

 集成数值比较器及应用

用来完成两个二进制数A、B大小比较的逻辑电路称为数值比较器，简称比较器。其比较结果有A>B、A

4.7.1 1位数值比较器

一位数值比较器是比较器的基础。它只能比较两个一位二进制数的大小，图4-57所示为一个一位二进制比较器，可以通过分析得到它的输出逻辑表达式为：

BAL1； BAL2； BABAABBAL3

由输出逻辑表达得1位数值比较器的真值表如表4-24所示。

图4-57 1位二进制比较器

表4-24 1位数值比较器的真值表

由真值表可知，将逻辑变量A，B的取值当作二进制数，当A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。 A B L1(A>B) L2(A

0 0

0 1

1 0

1 1 0 0 1

0 1 0

1 0 0

0 0 1 4.7.2 集成数值比较器

多位数值比较器的设计原则是先从高位比起,高位不等时，数值的大小由高位确定。若高位相等,则再比较低位数,比较结果由低位的比较结果决定。常用的集成数值比较器有4位数值比较器74LS85，其功能表如表4-25所示，从表4-25中可看出：

表4-25 74LS85功能表

比 较 输 入 级 联 输 入 输 出

A3 B3 A2 B2 A1 B1 A0 B0 A'>B' A'B A

A=B

A3>B3

A3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3 ×

×

A2>B2

A2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

4位数值比较器

4位数值比较器

XX大学

课程设计

题 目 4位数值比较器

学 院 X学院

专 业 XXX

班 级 XXX

学 生 XXX

学 号 200000000

指导教师 XXX

二〇一〇 年 十二 月 二十七 日

摘要

随着时代的进步，社会的发展，科学技术的进步，我们会在很多地方用到比较器。例如，在体育竞技场地对一些选手的成绩进行比较，选出他们中的成绩优异者；我们为了比较一下不同物品的参数，我们可以利用一些科学技术来实现这些功能，使得我们的工作效率得以提高，减少了我们认为的工作量。

我们可以根据不同的需要来制造出不同类型的比较器。我们可以利用一些我们所学的知识，利用一些简单的二极管、三极管、MOS管的开关特性来组成各种门电路的基本开关元件。我们再利用这些元件组成比较器的组合逻辑电路。根据不同的需要，来用不同的方法来连接元件实现不同的功能。我们可以实现1位数比较器，2位数比较器，4位数比较器，8位数比较器等多种比较器。

关键词 门电路；开关元件；比较器；逻辑电路；

目 录

摘要………………………………………………..…….….………….1

1 前言……….…………………………………………….…. ……………. ……………..3

1.1CMOS组成的门.........………………………….…....……….3

1.1.1CMOS组成的非门……….…………………………...4

1.1.2CMOS组成的与非门……….…………………………...4

1.2位数比较器...................……….......…………….………….………..5

4位比较器的数据流建模

4位比较器的数据流建模

4位比较器的数据流建模

实验目的：

1.学会并掌握Quartus II软件的使用；

2.学会并掌握modelsim仿真软件的使用；

3.学会并编写Verilog HDL语言。

实验内容：

本实验使用数据流语句来编写一个4位的数值比较器，如果想要更多位的比较器，只要修改一下A，B的位宽就可以了。其RTL电路图如下图1所示：

图1：4位比较器RTL电路图

实验步骤：

1.打开软件，创建一个新的工程，并在工程的目录下创建一个新的Verilog

HDL文件。

2.编写设计模块代码：

module compare(AgtB,AeqB,AltB,A,B);

output AgtB,AeqB,AltB;

input [3:0]A,B;

assign AeqB=A==B; assign AgtB=A>B; assign AltB=A

endmodule

3.编译，若出现错误则修改代码直到0错误；

4.编写测试模块代码：

`timescale 1ns/1ps

module tb_33;

wire AgtB,AeqB,AltB;

reg [3:0] A,B;

initial

begin

A=0;B=0;

#10 A=4'b0001;B=4'b0010;

#10 A=4'b1000;B=4'b1001;

#10 A=4'b1010;B=4'b1010;

#10 A=4'b0111;B=4'b0001;

#10 $stop;

end

compare my_compare(AgtB,AeqB,AltB,A,B);

endmodule

其中`timescale是时间刻度指令，用来说明模块工作的时间单位和时间精度，其基本语句形式为`timescale时间单位/时间精度，语法上要求时间精度必须小于等于时间单位。

5. 编译，若出现错误则修改代码直到0错误；

基于Toffoli门的可逆数值比较器的设计与优化

基于Toffoli门的可逆数值比较器的设计与优化

基于Toffoli门的可逆数值比较器的设计与优化

李明翠

【摘 要】As one of the most important components of many complex

quantum circuits, reversible numerical comparator has rarely been

researched yet. Firstly, the circuits of one-bit comparator and the cascade

module are proposed based on Pauli-X gate, CNOT gate and Toffoli gate.

More complex comparator circuits can be achieved by constructing the

one-bit module and the cascade module. Then, the four-bit numerical

comparator is optimized in order to construct more efficiently n-bit

numerical comparators. After optimization, the garbage output and the

amount of quantum gate in the circuit are reduced by 36% and 24%

respectively. And the circuit performance is improved.%作为众多复杂量子电路的重要组成部件之一的可逆数值比较器还鲜有研究.首先基于Pauli-X门、CNOT门和Toffoli门设计了1位可逆数值比较器和级联模块.多位数值比较器可在1位比较电路的基础上添加级联模块扩展得到.尔后对4位可逆数值比较器进行了优化设计以便作为更多位数值比较电路的基本模块.优化的电路垃圾输出减少36％、量子门总数减少24％,较好的提高了电路的性能.