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多业务数字复接分接技术的设计与实现的开题报告一、项目背景数字话路（DS0）是由一个时隙（slot）组成的，时隙长度为125微秒，包含8个比特（bit），每个时隙在传输中承载一个8kHz采样率、8位量化的模拟信号。
为了提高数字话路能力，通常将多个DS0话路复合为一个高速数字通道，称之为倍增通道。
利用倍增通道时，需要使用数字复接分接技术对信号进行复合和分离。
目前，多业务数字复接分接技术在通信领域得到广泛应用，可以实现语音、数据、图像等业务的复合和分离，以及实现各种复杂业务的调度和管理。
因此，本项目旨在设计和实现一种多业务数字复接分接技术，以满足各种通信业务的需求。
二、项目目标本项目的目标是设计和实现一种多业务数字复接分接技术，其具体目标如下：1.实现语音、数据、图像等多种业务的复合和分离；2.支持各种复杂业务的调度和管理；3.提高通信网络的传输效率和稳定性。
三、项目内容本项目的主要内容包括：1.设计和实现多业务数字复接分接技术的基本原理和算法；2.开发复合和分离模块，实现语音、数据、图像等多种业务的复合和分离；3.实现调度管理模块，支持各种复杂业务的调度和管理；4.测试和评估多业务数字复接分接技术的性能和效果。
四、预期成果本项目预期实现以下成果：1.多业务数字复接分接技术的设计和实现；2.能够实现语音、数据、图像等多种业务的复合和分离；3.支持各种复杂业务的调度和管理；4.提高通信网络的传输效率和稳定性。
五、项目计划1.立项和确定项目的目标和范围（2周）；2.收集相关资料和文献，并进行分析和研究（4周）；3.设计和实现多业务数字复接分接技术的基本原理和算法（8周）；4.开发复合和分离模块，实现语音、数据、图像等多种业务的复合和分离（12周）；5.实现调度管理模块，支持各种复杂业务的调度和管理（8周）；6.测试和评估多业务数字复接分接技术的性能和效果（6周）；7.撰写项目报告和总结，并进行论文相关工作（4周）。
一种基于FPGA的数字复接系统的设计与实现
引言
数字通信网中，为扩大传输容量和提高传输效率，常运用数字复接技术，将若干低速码流合并成高速码流，通过高速信道传送。
而以往的PDH数字复
接系统大多采用模拟电路或传统ASIC设计，电路复杂庞大且受器件限制，灵
活性和稳定性都很低，系统的调试修改难度也很大。
近年来可编程器件的应用
日益广泛，使用较多的是现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。
FPGA器件性能优越，使用方便，成本低廉，投资风险小，使用FPGA设计可以完全根据设计者需要开发ASIC芯片，可方便地反复编写和修
改程序，即使制成PCB后仍能进行功能修改。
本文将着重介绍运用FPGA技
术实现基群与二次群之间复接与分接系统的总体设计方案。
数字复接基本原理及系统构成
二次群帧结构及其复接子帧结构
按ITU-TG.742协议，工作在8448kbit/s的采用正码速调整的二次群复接设备帧结构如图1所示，一帧共有848bit，前12位帧码组包括帧同步码10位，码型为1111010000；失步对告码，同步为“0”，失步为“1”；国内通信备用码。
Cj1、Cj2、Cj3(j=1，2，3，4)为插入标志码，Vj(j=1，2，3，4)为码速调整插入比特，其作用是调整基群码速。
二次群由四支路的子帧构成，子帧结构如图2
所示，一子帧有212bit，1、2、3位码为帧码组，记Fj；插入标志码用Cj表示；码速调整插入比特用Vj表示。
图1二次群帧结构。
基于FPGA数字复接器设计
杨湲
【期刊名称】《南阳理工学院学报》
【年(卷),期】2022(14)2
【摘要】设计了一种普通数字复接器,并对该复接器进行了两步改进。
普通复接器在时序控制信号的作用下,将四路信号从三态门依次复接输出;第一步改进是在普通复接器的输出部分增加了D触发器;第二步改进是在第一步改进的基础上,将信号产生与输出部分进行了逻辑结构的优化。
从仿真波形、资源占用结果对比可得:第二步改进后的复接器,组合逻辑资源占用26个,比普通复接器少,复接信号经过30.62 ns输出,比第一步改进后的复接器速度快,并且波形效果好,无毛刺。
【总页数】4页(P55-58)
【作者】杨湲
【作者单位】西华师范大学电子信息工程学院
【正文语种】中文
【中图分类】TN92
【相关文献】
1.基于FPGA的多路数字信号复分接器的设计
2.通信系统中基于FPGA的数字复接器设计
3.基于FPGA的数字分接器及同步复接器设计
4.基于FPGA的多路视频信息数字复接器的设计
5.基于FPGA的星载高速数据复接器的复接模块设计
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第2章 交换原理- 21 - 复用器和去复用器总是成对出现的，也就是说复用系统是一种可逆系统。
图2-4给出了四个低速用户信号（称为支路信号）共享一条高速传输线的一个时分多路复用系统。
TDM 复用器给每个用户分配一个固定的时隙。
无论何时，用户只能在分配给他的时隙内发送信息，其他用户无信息发送时，他们的时隙就会处于空闲状态，别人也不能占用。
TDM 采用固定帧长结构，它根据时隙在帧内的相对位置来识别用户信道，要求时隙周期性地出现，因此需要有同步信号来进行时隙定位。
程控数字交换机中采用数字时分复用技术，即数字复接技术。
图2-4 四路信号复用过程示意从上面的讨论可以看出，时分多路复用仍存在信号利用率不够高的问题，如在图2-5所示的数据传输例子中，四路中只有两路有信息传输，而另两路空闲未加以利用。
为了克服这种TDM （又叫固定时隙TDM ）的缺点，人们提出统计时分多路复用（STDM ，又称集中器，或智能复用器）。
它采用动态分配时隙的方法，并对输入数字信息进行存储转发。
在STDM 中，时隙不是固定分配给某一用户的，而只是临时分配给有信息要发送的用户。
采用这种措施，可使其平均效率比固定时隙的TDM 高4倍。
STDM 广泛应用于分组交换（包括ATM 交换）中。
2.2.3 数字复接技术数字复接就是数字信号的时分多路复用。
应该指出，讨论数字复接时，也应该包含数字分接（即去复用），它们是成对出现的，为了简单有时只提数字复接。
首先来看30路PCM 系统的一次群（又称基群）复接。
基群（Primary Group ）是由30路速率为64kbit/s 的PCM 语音信号通过图2-5所示的数字复接器加上同步和信令信息后组成的，因此，30/32路PCM 信号常称基群信号。
基群复接/分接器由音频单元、收/发定时同步单元、收/发逻辑单元和接口单元等组成。
接口单元将2.048 Mbit/s NRZ 码变换成HDB3码输出，接收的HDB3码经译码成NRZ 码送入收逻辑。
苏州大学电子信息学院设计性实验报告数字时分复接系统光通信实验实验者姓名：田海鸿合作者姓名：周瑞、周富强专业：信息工程班级：13信息学号：1328405027指导老师：高明义实验日期：2016.5.31目录一设计任务 (2)二方案选择与设计 (2)三软、硬件原理与实现 (2)四测试要求与设备 (5)五结果记录与讨论 (5)六存在问题与改进对策 (7)参考文献 (7)一、设计任务：设计实验方案，实现时分复接后再经过波分复用的本地自环或双工异地传输（另一个数据可以为其他数据），画出实验结构框图。
二、方案选择与设计：方案：1、将两个支路的数字信号按时分复用的方式合并成单一的合路数字信号；2、将信号分别送入光通信模块的光信道一1310nm和光信道二1550nm；3、将两个光信道中的信号按波分复用的方式通过合波器合并成单一光路信号；4、将光信号通过解波器分成两路送入各自信道的接收端；5、在接收端将单一合路数字信号分离成各路信号。
三、软、硬件原理与实现：理论基础：在数字通信中，为扩大传输容量和提高传输效率，通常需要把若干低速的数据码流按一定格式合并为高速数据码流，以满足上述需要。
数字复接就是依据时分复用基本原理完成数码合并的一种技术。
在时分复用中，把时间划分为若干时隙，各路信号在时间上占有各自的时隙，即多路信号在不同的时间内被传送，各路信号在时域中互不重叠。
把两个或两个以上的支路数字信号按时分复用方式合并成单一的合路数字信号的过程称为数字复接，其实现设备称为数字复接器。
在接收端把一路复合数字信号分离成各路信号的过程称为数字分接，其实现设备称为数字分接器。
数字复接器、数字分接器和传输信道共同构成数字复接系统。
本实验平台中，数据发送单元模块的U101内集成了数字复接器，数据接收单元的U105内集成了数字分接器，连接好光传输信道即构成了一个完整的数字复接系统。
数字复接的方法主要有按位复接、按字复接和按帧复接三种；按照复接时各路信号时钟的情况，复接方式可分为同步复接、异步复接与准同步复接三种。
1 湖南文理学院课程设计报告 课程名称： 通信系统课程设计 系 部： 电气与信息工程学院 专业班级： 通信08102班 学 号： 200816020229 学生姓名： 王恒一 指导教师： 王立 完成时间： 2011-12-26 报告成绩：
评阅意见：
评阅教师 日期 2
目 录 摘 要............................................................. 1 第一章 设计简介及方案论述.............................................. 1 1.1数字复接概述.................................................... 1 1.2设计目的和设计要求：............................................ 1 1.2.1设计目的 .................................................. 1 1.2.2设计要求 .................................................. 1 第二章 同步数字复接器的总体设计........................................ 2 2.1四路同步复接器的原理框图模型.................................... 2 2.2系统的设计与实现................................................ 4 2.2.1系统顶层设计 .............................................. 4 2.2.1.1四路同步复接器的VHDL建模............................ 4 2.2.2系统的底层设计 ............................................ 7 2.2.2.1分频器的建模与VHDL程序设计.......................... 8 2.2.2.2内码产生器.......................................... 10 2.2.2.3内码控制器.......................................... 11 2.2.2.5输出模块............................................ 15 第三章 问题及分析解决方法............................................. 17 3.1时延问题以及分析处理........................................... 17 3.2毛刺信号问题以及分析处理....................................... 17 3.3 VHDL语言调试过程中遇到的一些问题.............................. 18 致 谢.............................................................. 18 参考文献.............................................................. 19 1
摘 要 本文主要介绍了基于CPLD/FPGA可编程逻辑器件的同步数字复接器设计。在现代数字通信网中，我们经常为了提高传输效率，需要将若干路低速数字信号合并成一路高速数字信号，以便通过高速信道进行数据传输。实现此功能的数字设备成为数字复接系统。在数字复接系统中，发送端主要由时钟产生、码速调整、复接三部分组成，接收端主要由定时脉冲形成、分接、码速恢复三部分组成。 本文在深入了解可编程逻辑器件及硬件描述语言的基础上，完成了同步数字复接器的分块建模，包括分频器、内码控制器、内码产生器、时序产生器和输出电路五大模块，以及相应的VHDL实现过程，对在设计过程中遇到的毛刺现象等问题进行了讨论，并在信号提取方面有了进一步的认识。 【关键词】CPLD/FPGA VHDL 数字复接 数字分接 2
Abstract In this paper, based on CPLD/FPGA programmable logic devices and hardware description language VHDL, to achieve synchronous digital multiplexer design. In modern digital communication networks, we often order to improve the transmission efficiency, the need for a number of low-speed digital signal path all the way into high-speed digital signals, in order to carry out high-speed data channel. Achieve this function digital devices known as digital multiplexer system. Multiplexer in the digital system, the sending end by the clock generation, code speed adjustment multiplexer is composed of three parts, the receiving end from time to time by the pulse shape, tap, code speed the restoration of three parts. The block modeling of Synchronous Digital Multiplexer is based on in-depth understanding of programmable logic devices and hardware description language, including the frequency divider、Code controller、Code generator、time program controller and output circuit, as well as the realization of the corresponding VHDL processes encountered in the design of glitches and other issues were discussed, and signal extraction in a further understanding of aspects. 【Key words】CPLD/FPGA VHDL digital multiplexing digital demulplexing 1
第一章 设计简介及方案论述 1.1数字复接概述 在时分制的PCM通信系统中，为了扩大传输容量，必须提高传输速率。传输路数越多，每路样值8比特码占用的时间就越小，每个比特的时宽就越小，对应的频宽（传输速率）就越大。 一个样值（8比特）占用的时宽 基 群： 3.9us 二次群： 0.997us 三次群： 0.23us 四次群： 0.057us 高次群的轮流采样在技术上不可能实现，只能采用数字复接方式实现高次群的传输。我们把这种两路或两路以上的低速数字信号合并成一路高速数字信号的过程称为数字复接。 在时分制的PCM通信系统中，为了扩大传输容量，提高传输效率，必须提高传输速率。也就是说想 办法把较低传输速率的数据码流变换成高速码流。数字复接终端就是这种把低速率码流变换成高速率码流的设备。数字复接系统由数字复接器和数字分接器两部分构 成。把两个或两个以上的支路数字信号按时分复用方式合并成单一的合路数字信号的过程称为数字复接，把完成数字复接功能的设备称为数字复接器。在接收端把一 路复合数字信号分离成各支路信号的过程称为数字分接，把完成这种数字分接功能的设备称为数字分接器。数字复接器和数字分接器和传输信道共同构成了数字复接系统
1.2设计目的和设计要求： 1.2.1设计目的 通过对同步复接器的建模和设计，掌握同步复接的原理以及应用。 1.2.2设计要求 （1）阐述同步复接原理； （2）进行同步复接器的建模和设计； （3）写出详细的设计报告。 2
第二章 同步数字复接器的总体设计 2.1四路同步复接器的原理框图模型 简单的思路同步复接器组成框图如图6。为了简单和容易实现，坚定设计任务要求为：同步时钟为256kHz,每个时隙为8 位，四路支路信码可通过拨码开关预置；四路支路信码以同步复接方式合成一路帧长为32 位复用串行码。其中一个时隙（一路支路信号）作为帧同步码并去为x1110010(巴克码)，因此数据码实际为三路共24 位码。
四路同步复接器原理框图模型 同步复接信号的帧结 3
框图说明 （1）分频器1：4.096MHZ的晶体振荡器方波信号经分频后，得到256KHZ的时钟信号。 （2）八选一数据选择器：在硬件功能上相当于74LS151数据选择器，其功能表如表5-2所示。 （3）分频器2、译码器：其功能是产生四路时序信号，以控制选通开关，依次按路（每路八位）选通四路支路码，并合并成一路复用串行码。译码器的功能表如表5-2所示。 （4）计数器：由于在每个数据选择器中有八位数据需要选择，即有八种状态，因此需要八种控制信号，依次选择每路支路信号的每一位，并按位以时钟节拍送入支路选通开关，等待时序信号控制。 （5）拨码器：每路的拨码器为八位开关，往上拨，则对应的那一位为高电平，往下拨则为低电平。采用拨码器的好处，在此相当于提供了一个任意置数的四路数字信源，特别适合检验系统的设计结果。 时序信号与对应的合路信号及其帧结构 依照原理框图和上述功能表，用波形表示各类信号产生过程和同步复用信号的产生，如图7所示。
时序信号及对应的合路信号帧结构
