同步时序电路设计举例共48页文档

. 进位或借位输出Z=1,否则Z=0 .
0/0
00
01
1/0
1/1 1/0
0/1
0/0
10
X Q2n Q1n Q2n+1 Q1n+1 Z
.
00 0 0 1 0 00 1 1 0 0 01 0 0 0 1 01 1 d d d 10 0 1 0 1 10 1 0 0 0 11 0 0 1 0 11 1 d d d
0/0
1/0
00
01
1/1
1/0
0/0
11 1/0 10
0/0
2、做状态表
.
X Q2n Q1n Q2n+1 Q1n+1 Z
00 0 00 1 01 0 01 1 10 0 10 1 11 0 11 1
0 00 0 10 1 00 1 10 1 11 0 00 0 10 1 00
3、化简
. Q2n+1 Q2n Q1n
00
可见电路可以自启动,但有一次错误输出.这可以 通过修改输出方程来解决.
.
即在圈输出方程的卡诺图时不把“ d ”作为“ 1” 来圈.这样:
Z=XQ2nQ1n+XQ2nQ1n
可见经修改后的输出方程已无错误输出.另外还
可以在电路中增加开机复位电路避免进入“ 11” 状态.
.
X . =1 J Q1 =1 J Q2
Q1n+1 Q2n+1 Q3n+1 100 000 101 001 110 010 111 011
.
.
000 100
110
001
011
111
101
010
. 特点 : 任意两个相邻码组之间只有一位发生 改变.故译码时不会产生译码尖峰.

第4章 同步时序逻辑电路
4.1 时序逻辑电路的结构模型与分类 4.2 触发器 4.3 同步时序逻辑电路的分析 4.3.1 同步时序逻辑电路的分析方法 4.3.2 同步时序逻辑电路的分析举例1、2 4.3.2 同步时序逻辑电路的分析举例3、4 4.4 同步时序逻辑电路的设计 4.4.1 建立原始状态图和状态表 不完全确定原始状态图的建立 4.4.2 状态化简 不完全确定状态表的化简 4.4.3 状态编码 4.4.4 确定激励函数和输出函数 4.4.5 同步时序逻辑电路的设计举例
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
若有向线段起始点和终止点是同一个状态，说明在外部输 入条件下，次态与现态相同。
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
4.时间图 时间图也称为时序逻 辑电路的波形图 波形图使用电路的波 形描述同步时序逻辑电路 的外部输入x、现态yi、输 出Z和次态y（n+1）之间的对 应取值关系。 上面介绍的描述同步 时序电路逻辑功能的方法 可以互相转换。在介绍同 步时序逻辑电路的分析和 设计方法时，将具体讲述 以上描述方法的应用。
第4章 同步时序逻辑电路 4.2.触发器
4.2.2 D触发器 时钟控制R-S触发器在时 钟信号作用期间，当R和S的 输入端同时为“1”时，触发 器会出现状态不确定现象。为 了解决这个问题，对时钟控制 R-S触发器的控制电路作相应 修改。如果使R和S输入端成 为互补状态，这样就构成了单 输入端的触发器，称为D触发 器。D触发器的逻辑电路图和 逻辑符号如图4-11所示。
4.1.2时序逻辑电路的分类 时序逻辑电路分为： 1、同步时序逻辑电路； 2、异步时序逻辑电路； 最重要的不同特点： 1、在同步时序逻辑电路中，存储电路中所有触发器的时 钟输入端都接于同一个时钟脉冲。因而，所有触发器的翻转 都与时钟脉冲信号同步。 2、在异步时序逻辑电路中，没有统一的时钟脉冲。因此 在异步时序逻辑电路中，触发器的时钟输入端如果有时钟， 触发器就翻转。如果触发器的时钟输入端如果没有时钟，触 发器就不翻转。

Q1n Q2n Q3n Q4n Q1n+1 Q2n+1 Q3n+1 Q4n+1
.
0 0 0 0 0 0 0 0 1 1 1
0 0 0 0 1 1 1 1 0 0 0
0 0 1 1 0 0 1 1 0 0 1
0 1 0 1 0 1 0 1 0 1 0
0 1 0 1 0 1 0 1 0 1 0
0 0 0 0 0 0 0 0 1 1 1
1、做状态图
.
0/0 1/0 00 1/1 11 0/0 01 1/0 10
0/0
1/0
0/0
2、做状态表
.
X 0 0 0 0 1 1 1 1
Q2n Q1n 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Q2n+1 Q1n+1 Z 0 0 1 1 1 0 0 1 0 1 0 1 1 0 1 0 0 0 0 0 1 0 0 0
. 0001 1000 0011 1001
.
0010
0100
0110
1100
0111
1011
0101
1010
1110
1101
0000
1111
由于上述电路不能自启动, 由于上述电路不能自启动,故必须通过修改激励 方程来实现自启动. 方程来实现自启动.
.
Q1n Q2n Q3n Q4n D1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 0 0
典型同步时序电路 设计举例
一、 计数器
工作原理:计加到计数器上的CP脉冲的上升 工作原理:计加到计数器上的CP脉冲的上升 边沿( 边沿( )或下降边沿( )或下降边沿( )的个数 )的个数

设计的必须步骤 状态分配即状态编码 简化后的每一个状态分配一个二进制代码 状态数m和编码位数k 状态数m和编码位数k：2k≥ m 采用相邻状态分配法
9
5.2.4
状态分配
上例中
状态化简
现态 S0 S1 S2 次态／ 次态／输出 X=0 S0 / 0 S2 / 0 S0 /0 X=1 S1 /0 S1 /0 S0 /1
解： 画出原始状态转换图。 (1) 画出原始状态转换图。 ( 输入序列不允许重迭 ) 数据
X
1
2 3
4 5
6
7
8
检测
Z
CP 1 0 1 1 0 1
CP > 器
X
画原始状态图
0 1
01
× ×
0 0
10
0 1 0 0 0 0
n 2
0 0 0 1 1 0
Q 2n+1 Q nQ n 2 1 00 X 0 1
11
0 0
1 0
× ×
0 0
Q
现 态 Q2 0 0 1 0 0 1
n
次态
n
输 出 Z 0 0 0 0 0 1
12
次态／输出 次态／ 现态 X=0 00 01 10 00 / 0 10/ 0 00 /0 X=1 01 /0 01/0 00/1
Q1 0 1 0 0 1 0
(3) 状态编码
0/0 0/0
S0=00
1/1 1/1 S1=01 0/0
S0 00 1/0 1/0
0/0 0/0
S2 S2=10 10
S101
1/0 1/0

在仿真中人为引入故障，检查电路的容错能 力和故障恢复能力。
05
同步时序逻辑电路的优化设计
减少元件数量
优化逻辑门
通过减少不必要的逻辑门，降低元件数量。
优化触发器
选择合适的触发器类型，如JK触发器比D触发器具 有更少的元件数量。
优化存储元件
采用适当的存储元件，如寄存器和锁存器，以减 少元件数量。
提高电路速度
动态功耗管理
通过动态调整电路的工 作模式和频率，降低功 耗。
06
同步时序逻辑电路设计实例
序列检测器设计
序列检测器概述
序列检测器是一种同步时序逻辑电路，用于检测输入信号的特定 序列。
设计步骤
确定检测序列、设计状态转移图、选择触发器类型、设计电路。
实例
一个4位序列检测器，用于检测输入信号的1010序列。
02
Multisim
专为电子电路设计而开发的仿真 软件，适用于模拟电路和数字电 路的仿真。
03
MATLAB/Simulin k
不仅用于仿真，还常用于系统设 计和算法开发，支持多种数字电 路设计方法。
仿真流程
01
设计输入
使用硬件描述语言（如VHDL或 Verilog）编写电路逻辑。
仿真测试
使用测试向量或测试平台对电路进 行仿真测试。
寄存器设计
寄存器概述
寄存器是一种同步时序逻辑电路，用于存储二进制数据。
设计步骤
确定寄存器位数、选择触发器类型、设计电路。
实例
一个4位寄存器，用于存储输入信号的4位二进制数据。
计数器设计
计数器概述
计数器是一种同步时序逻辑电路，用于对输入信号进行计数。
设计步骤
确定计数范围、选择触发器类型、设计电路。

16 15 14 13 12 11 10 9
QA QB QC QD CP S1
CLR 74LS194 S0
RABCDL
第五章 同步时序电路
R—右移串行输入 L—左移串行输入 A、B、C、D—
并行输入
12 3 4567 8
CLR R A B C D L GND
CLR CK S1 S0
0

功
能
直接清零
1 2 3 4 5 6 7 8 9 10
输出 1Q 1D 2D 2Q 3Q 3D 4D 4Q GND
控制
八D寄存器 ：三态输出
低电平 有效
共输出控制 共时钟
第5页
数字电路与数字逻辑
2.寄存器堆
第五章 同步时序电路
第6页
数字电路与数字逻辑
第五章 同步时序电路
第7页
数字电路与数字逻辑
根据移位数据的输 FF 入－输出方式，又 可将它分为四种：
Q3
F3 1D C1 Rd
Q2
F2 1D C1 Rd
Q1
F1 1D C1 Rd
置0
D1
D2
D3
D4
Rd是异步清零控制端。 输入
D1～D4是并行数据输入端，CK为时钟脉冲端。
Q1～Q4是并行数据输出端。
CK
第3页
数字电路与数字逻辑
输出
Q4
F4 Sd 1D C1Rd
Q3
F3 Sd 1D C1Rd
Q2
F2 Sd 1D C1 Rd
（3）按计数器中触发器翻转是否与计数脉冲同 步分为同步计数器和异步计数器。
第26页
数字电路与数字逻辑
第五章 同步时序电路
1.二进制同步计数器 （1）二进制同步加法计数器

Z Z′ Q1 Q Q J CP K Q Q J CP K
+
.
Q0 Q Q J CP K
.
J=Z K=Z Z′=ZQn+ZQn=Z
. . .
.
CP
+
.
.
. .
X
时序图
CP X Q0 Q1 Z Z′
§5—4 同步时序电路的设计
设计步骤： 根据设计要求建立状态转换图或原始状态图。 进行状态化简。 进行状态分配。 写出驱动方程和输出方程。 画电路图。 若是计数器，检查电路能否自启动。
S0 S5 S1 S4 S2 S3
2、状态分配(状态编码) Q2Q1Q0
000 101 001 100 010 011
加法计数器 自然态序编码
101 000 100 001 011 111 010 010 001 110 100 000
减法计数器
注意：状态分配方式不同，所设计的电路结构也不同。
状态表：
时序逻辑电路与组合逻辑电路的区别
组合逻辑电路某一时刻的输出只取决于此时刻的 输入。 时序逻辑电路某一时刻的稳定输出不仅取决于当 时的输入，还取决于过去的输入(历史状态)。 时的输入，还取决于 记忆元件(触发器)是时序逻辑电路的基本元件。
§5—1 同步时序电路的结构
输入 X1 Xi 组合逻辑电路 Y1 Yj 输出
CP X Qn+1 Z 0 1 0 1 0/1
1/1
0
1/0
1
0/1
1
分析下面电路的逻辑功能 【例2】
Q2 Q1 Q0
.
Q CP CP
.
Q CP Q D
.
Q D
Q CP
.

解：根据设计要求，首先将电子钟划分为计时电路、显示电路 和计时/校准控制电路三个顶级模块。
将计时电路划分为秒计数器、分计数器和时计数器三个下 一级模块。
将显示电路划分为秒显示、分显示和时显示三个下一级模 块。
6.5 时序逻辑电路中的竞争—冒险现象
分为两类：
* 由组合逻辑电路的竞争—冒险所引起。产生的输出 脉冲噪声不仅影响整个电路的输出，还可能使存储 电路产生误动作。
（一）环形计数器 1、电路结构
D1
1D C1
Q1
1D C1
Q2
1D C1
Q3
CP FF1
FF2
FF3
2、反馈函数 D1 = Qn
1D C1
Q4
FF4
3、状态转换图 1000 0100 0000
(Q1Q2Q3Q4) 1010 1100
0110 1110
0111
0001 0010 1111 0101 1001 0011 1101 1011
7．寄存器也是一种常用的时序逻辑器件。寄存器分为并行寄存器和移位 寄存器两种。移位寄存器分为左移、右移及双向移动等。
学习要求
学习基本要求:
1、掌握时序逻辑电路的分析方法 2、掌握同步计数器的设计方法 3、掌握常用时序逻辑器件(集成计数器、移位寄存器)逻辑功能和应用
重点与难点:
重点： 1、时序逻辑电路的分析 2、同步计数器的设计
路状态顺序进行编号。 3. 按设计要求实现的逻辑功能画出电路的状态转换图或列出
状态转换表。 二、状态化简
若两个电路状态在相同的输入下有相同的输出，并转 向同一个次态，则称为等价状态；等价状态可以合并。
三、状态编码
1. 确定触发器数目。2n-1 M 2n

Q1n Q0n X
(Q1n
Q +1 n 0
+1
/
Y
)
0
0
x
0
0
1
x
1பைடு நூலகம்
Q1n Q0n X
S0=00 S1=01 S2=10
XQ1n
XQ0n
Q n+1 1
图7(a) 【例1】状态方程求解过程
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
解:（四）确定电路的状态方程:
Q1n Q0n X
（3）按照题意列出电路的原始状态转换表或画 出原始状态转换图。 目的——得出电路的原始状态转换图或状态转换表。
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
解：（一）逻辑抽象 依题意： 令输入数据为输入变量，用X表示； 令检测结果为输出变量，用Y表示； 设电路在没有输入‘1’以前的状态为S0；
◆ 时序逻辑电路设计的分类：
是
同步时序逻辑电路设计
分 时钟 类 统一
否
异步时序逻辑电路设计
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
█ 知识概要 ◆ 时序逻辑电路设计的原则：
最
SSI
所用触发器和门电路的数目最少， 且其输入端数目也最少。
简
原 则
M/LSI
使用的集成电路数目最少，种类 最少，相互间的连线也最少。
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
思考 ★ 异步时序逻辑电路与同步时序逻辑电路
的设计过程会有怎样的联系与区别？ ★ 时序逻辑电路设计时的自启动检查放在

E
1/0 I 0/0 1/0 0/0 L
J
1/0 M 0/0 1/0 0/1 1/1 1010 1011 0/0 N
K
1/0 P
0/0 1/0
0/1 1/1
1100 1101
0/1 1/1
1110 1111
计算机科学系
状态图
误码
14
状态表
现态
次态/输出 x=0 x=1
注意： 原始状态数目可能有冗 余。接后会进行简化。
S3
1/1
S2
101的第1个1。 用S1记下来，
故S1保持不变。 在S2处，当 x = 0时 (此时已收到 x = 10) 则序列为100， 不是要检的, 返回S0。即S2 S0 ，Z = 0
计算机科学系
5
（1）建立原始状态图和状态表
S1
1/0 S3 0/0 S2
在 S3 处，当 x = 1时，可能是又一个101的开始，就 用 S1 记下来；当 x = 0 时，是第二个101中的0，用
检测下一组代码。些时的0或1,就不用记忆了。已记住了前 三位，此第4位一来就可判出代码的真伪了。如下图右下检 出6个误码, Z = 1，其他 Z = 0。
完整的状态图如下：有 20 + 21 + 22 + 23 = 15个状态。
计算机科学系
12
（1）建立原始状态图和状态表
0/0
A
1/0
B
0/0
C
1/0
计算机科学系
22
举例说明
1. 观察法 某原始状态表如下：
现态 次态/输出 现态 次态/输出
A B C D
x=0 A/0 A/0 A/0 A/0

解: 1、根据给定的逻辑功能建立原始状态图和原始状态表
同步
CP
5进制 加
Y
法
计
数
器
14
由于CP不作为外
界输入信号，所以此电 路没有输入信号。
第35页，共133页。
（1）原始状态图
根据题意电路有5个状 态，所以至少需要3个触发
器。
（2）原始状态表
14
第36页，共133页。
2、选择触发器的类型
采用对 CP 下降沿敏感的JK 触发器。 状态转换真值表及激励信号
13
第27页，共133页。
（二）莫尔型同步时序逻辑电路的分析
例5-3 分析图所示时序逻辑电路的功能。
13
D D
2 1
Q2n Q2n
Q1n
D
0
Q1n
Q Q
2 1
n 1 n 1
Q2n Q2n
Q1n
Q
0
n
1
Q1n
第28页，共133页。
Q2 Q1
Q 0
Z2
Z1
Z0
有效循 环状态
无效循环状态
第五章时序逻辑电路新
第1页，共133页。
优选第五章时序逻辑电路新
第2页，共133页。
本章内容
第一节 概述 第二节 同步 时序逻辑电路的分析
第三节 同步时序逻辑电路的设计
第四节 计数器
第五节 常用中规模计数器芯片及应用
第六节 数码寄存器与移位寄存器
13
第3页，共133页。
教学基本要求
1、熟练掌握时序逻辑电路的描述方式及其相互转
J1 Q0n
K1 Q0n
J2 Q0nQ1nK2 1
14

可编程逻辑器件
可编程逻辑器件是同步时序电路的一个重要发展方向，它们能够通 过编程实现各种复杂的逻辑功能。
02
CATALOGUE
同步时序电路的基本组成
触发器
触发器是同步时序电路的基本组成单元，它根据输入信号的变化，产生相应的输出信号。
触发器有两个主要特性：建立时间和保持时间。建立时间是指触发器在时钟信号前沿到来之 前，输入信号需要保持稳定的时间。保持时间是指触发器在时钟信号前沿之后，输入信号需 要保持稳定的时间。
微处理器和微控制器是同步时序电路 的典型应用，它们能够执行复杂的运 算和控制任务。
寄存器
同步时序电路可以组成寄存器，用于 存储二进制数据，如移位寄存器、计 数器等。
同步时序电路的发展
发展历程
从20世纪50年代开始，同步时序电路经历了从基本触发器到复杂 数字系统的演变。
发展趋势
随着电子技术的不断发展，同步时序电路正朝着高速、低功耗、可 编程的方向发展。
由时钟信号控制。
特点
具有记忆功能，能够根据输入信号 的变化，在时钟信号的控制下，从 一个状态转换到另一个状态。
触发器
是同步时序电路的基本单元，能够 存储二进制信息，并在时钟信号的 上升沿或下降沿到来时，完成状态 的翻转。
同步时序电路的应用
数字逻辑门
微处理器和微控制器
同步时序电路中的触发器和门电路可 以组成各种数字逻辑门，如与门、或 门、非门等。
设计状态图
根据电路功能，设计状态图， 确定状态转换的条件和路径。
完成电路设计
根据状态图和分配的状态，完 成电路设计，包括逻辑门、触 发器和其他必要的元件。
设计举例
举例1
设计一个同步时序电路，实现两个输入信号的异或运算。该电路包含一个D触 发器、一个与门和一个非门。

多种组合），分别从状态S1和S2出发，所得到的输出响应序列完全相同，则S1 、S2等效，或称S1、S2是等效对，记作（S1，S2）。等效状态可以合并。
等效状态的传递性：若（S1，S2）、（S2，S3），则（S1，S3）。记作： （S1，S2 ），（S2，S3）→（S1，S2，S3）
等效类：彼此等效的状态集合。 最大等效类：不包含在其它等效类中的等效类或状态。
定的，那么这个输入序列对状态S是有效的。而所有的有
效输入序列，意味着有效输入序列的长度和结构是任意 的。
第14页，共44页。
不完全确定状态表的化简过程分为作隐含表寻找相容对、作状态合 并图找最大相容类和作出最小化状态表3个步骤。
状态合并图：将不完全确定状态表的状态以“点”的形式均匀地绘在圆周上，然后把所有 相容对都用线段连接起来而得到的图。因此，所有点之间都有连线的多边形就构成一 个最大相容类。
原始状态图的画法举例
例1、某序列检测器由一个输入端X和一个输出端Z。输 入端X输入一串随机的二进制代码，当输入序列中出现 011时，输出Z产生一个1输出，平时Z输出0。试做出该 序列检测器的原始状态图。（mealy型实现）
演示
例2、某同步时序电路用于检测串行输入的8421码，其 输入的顺序是先低位后高位，当出现非法数字时，电路 的输出为1。试做出该时序电路的mealy模型状态图。
第11页，共44页。
例4 观察法化简下列状态表
例3 隐含表法化简下列状态表
隐含表：直角三角形网格。网格数为总状态数减1； 横向从左到右依次标注1~n-1个状态名，纵向从上 到下依次标注2~n个状态名。
第12页，共44页。
解：1）作隐含表。 2）顺序比较，寻找等效状态对。
比较结果有状态对等效、不等效、不能确定三种。等效时在相应方格填“∨” ；不等效 时在相应方格填“╳”，不能确定时，将次态对填入相应方格

4、用文字描述时序逻辑电路的逻辑功能。
实际应用中上述步骤可根据具体情况取舍。
26
根据特性方程和输出方程列状态表时，先分别列出现态和X的 所有组合，再按列为单位填写。
例：
Z Q1nQ0n
Q n1 1
X
Q0n
Q1n
Q n1 0
Q0n
Q1n+1 Q0n+1/Z Q1n Q0n
00 01 10 11
16
（4）选定触发器类型
选用集成双JK边沿触发器HC76，状态转换图（ P194 ）：
J= ，K=1
J= K=0 1
J= 0 0 K=
J=1，K=
（5）写驱动方程和输出方程
先根据状态表和JK触发器的状态转换图列出各触发器的驱动信 号和电路输出信号的真值表。
17
Q1n +1Q0n+1/Z X Q1n Q0n
0/0
00
01
1/0
0/1
1/0
1/0
0/0
1/1
11
10
28
0/0
画时序图时，应根据状态图 以及CP、X的波形和所选触 发器的动作特点（上升沿或 下降沿）画出。
CP X Q0 0 1 0 1 0 Q1 0 0 1 1 0 Z00010
0/0
00
01
1/0
0/1
1/0 1/0
0/0
1/1
11
10
0/0
S0
S1
0/0
1/0
S3
S2
11
再假设电路处于状态Ｓ２。
当输入Ｘ＝０时，则输出Ｚ＝１，且电路应转到Ｓ３状态，表示已 连续收到了１１０。
当Ｘ＝１，输出Ｚ仍为０，但电路应保持Ｓ２状态不变（因为如果 下一个输入为０时，仍将输出Ｚ＝１，且电路应转到Ｓ３状态）。