同步时序电路的设计31页PPT

Q3Q 2Q1Q 0
RCO 74161(1)
ET EP
RD LD D3 D2 D1 D 0 CP
1
1 计数脉冲
清零脉冲
14 14
（2）异步级联
例：用两片单时钟4位二进制可逆计数器74191采用异步级联 方式构成8位二进制异步可逆计数器。
Q7Q6 Q5Q4
Q3Q 2Q1Q 0 D/U
RCO
74191(2) EN
解： （1）根据设计要求，设定状态:：
S0——初始状态或没有收到1时的状态； S1——收到一个1后的状态； S2——连续收到两个1后的状态； S3——连续收到三个1（以及三个以上1）后的状态。
7
（2）根据题意可画出原始状态图：
（3）状态化简。
观察上图可知，S2和S3是等 价状态，所以将S2和S3合并， 并用S2表示，得简化状态图:
Y Q1nQ0n00 01 11 10
X 00 0 0 × 10 0 1 ×
10
根据次态卡诺图和D触发器的驱动表可得各触发器的驱动 卡诺图：
各触发器的次态和输出卡诺图
D1 Q1nQ0n00 01 11 10 X 00 0 0 ×
10 1 1 ×
D 0 Q1nQ0n00 01 11 10 X 00 0 0 ×
0/0
S0 X/Y 0/0 S
S3 1/1
0/0 1/0 0/0 1/1
0/0
X/Y S
0/0
S0
1/0
0/0
S1 1/0
S2 1/1
S1 1/0
S2
8
（4）状态分配。
该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中 的 三个代码表示。本例取S0=00、S1=01、S2=11。

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（2）顺序负脉冲
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5.2 二进制计数器
5.2.1 异步二进制计数器 5.2.2 同步二进制计数器
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5.2 二进制计数器
计数器：用以统计输入时钟脉冲CP个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
出 Q1 Q2
Q3
0
1
0000
1
1
1000
2
0
1100
3
1
0110
4
0
1011
5
0
0101
6
0
0010
7
0
0001
8
0
0000
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④ 时序图
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并行图5输-5出 4位右移位寄存器时序图
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串行输出
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（2）左移位寄存器
串行 输入
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图5-4 4位右移位寄存器
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同步时序 逻辑电路
13
② 工作过程
指③逐位状将依态数次表码输11入01）右。移串行输入给寄存器（串行输入是
在接收数表码5-前2 ，4从位右输移入位端寄输存入器状一态个表负脉冲把各触
发器置为0状态（称为清零）。

S31
0 S1
1 S6 00/
四种操作。左移、 1
01/
10/
1
右移必须从DSR、
1 00/ 00/ 1
DSL输入相应的二 01/ S4 0
0
S7 10/
进制数。置数必须 1
1
从并行输入端输入
相应的二进制数。
（2）编码：S1=000 S2=001 S3=010 S4=011 S5=100 S6=101
保持 计数 预置
x2
x1 0
00
1 ×
11
x2 x1 0
01
×
1
CTPCT
T
0
11
×
LD
x2
x1 0
1
0 ××× 100
1 ××××××
D2D1D0
依次分析000～111得：
CTPCT
QQ2 1Q000
T
01
11
10
0 x1 x1 0 x2
1 x2 x1 1 0
QQ2 1Q000
LD
01 11
10
第5章 同步时序电路和数字系统设计
5-1 同步时序电路的基本设计方法 一. 设计步骤
1. 根据要求，作出初始状态图或状态表。 2. 进行状态化简。
3. 状态分配(赋码)，决定触发器的个数。 4. 触发器选型，写出各触发器输入端方程、输出方 程和新状态方程。 5. 检查所设计的电路能否自启动，如不能，应修改 成自启动电路。
(a) 在同一输入条件下，具有相同次态的现态。
(b) 同一个现态在相邻输入下的不同的次态。
(c) 在所有输入下，具有相同输出的现态。
(4) 真值表
Q3 Q2 Q1 Q3n+1 Q2n+1 Q1n+1 Z0 0 0 0 0 1

下面通过一个例题说明其设计过程。
实验例3-2-1 设计“111”序列检测器。
解 （1） 分析题义，设置状态，画出状态转换图表 要设计的电路有一串行输入端X和一串行输出端Y 。输入X是一随机信号，每当连续输 入三个“1”时，检测器输出为“1”，其余情况下输出“0”。例如 输入X序列 010111011110… 输出Ｙ序列 000001000100… 分析输入、输出关系可见，当连续输入3 个“1”，对应输出一个“1”，在3个“1”以后 不论输入为“1”还是为“0”，都输出为“0”。因而要有4个状态，记作S0、S1、S2和S3。其 中： S0为电路初态。 S1是输入第一个“1”以后的状态。 S2是连续输入二个“1”以后的状态。 S3是连续输入三个“1”以后的状态。 由这四个状态可作出原始状态转换图（图3-2-1）和状态转换表（表3-2-1）。 （2） 状态化简 在原始状态中可能会有“冗余”状态，通过状态化简，清除原始状态中的“冗余”状 态，可减少时序逻辑电路中记忆单元的数量，简化逻辑电路。作表3-2-2的蕴含状态表进 行状态化简。 对表3-2-2作追寻比较，只有S0和S3是属于等价类。可见最简状态是（S0和S3）、S1、S2 三个。
四 实验内容及步骤
设计一同步序列检测器，当输入序列 为0011时，输出一个“1”，即： 输入序列X 1100110011 输出序列Y 0000010001 试设计一模7的同步计数器，当X=1时作 加法计数，X=0时作减法计数。
五 实验设备和器材 （1）示波器 YB4323 （2）实验箱 数逻实验箱 1台 1台
Φ
Φ
10
Φ
1
10
Φ
Φ
(a) J2=XQ1
X Q2Q1 00 01 11 10 (e) 0 0 Φ Φ Φ 1 1 Φ Φ Φ X Q2Q1 00 01 11 10

时序逻辑电路可以分为同步时序 逻辑电路和异步时序逻辑电路， 其中同步时序逻辑电路是最常用 的类型。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件（如触发器）来存储，根据 输入信号的变化，电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的， 根据一定的逻辑关系，电路会从一个状态转移到另一个状态。
。
02
可编程逻辑控制器（PLC）
在工业控制系统中，时序逻辑电路用于实现可编程逻辑控制器，用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路，将传感器的模拟信号转换为数
字信号，并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路， 根据需求逐一设计电路。
自动化工具设计
使用EDA（电子设计自动 化）工具进行设计，提高 设计效率。
混合设计
结合手工设计和自动化工 具设计，根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，它能够根据输入信号 的变化，按照一定的逻辑关系， 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的，它会 随着状态的变化而变化。

解：根据设计要求，首先将电子钟划分为计时电路、显示电路 和计时/校准控制电路三个顶级模块。
将计时电路划分为秒计数器、分计数器和时计数器三个下 一级模块。
将显示电路划分为秒显示、分显示和时显示三个下一级模 块。
6.5 时序逻辑电路中的竞争—冒险现象
分为两类：
* 由组合逻辑电路的竞争—冒险所引起。产生的输出 脉冲噪声不仅影响整个电路的输出，还可能使存储 电路产生误动作。
（一）环形计数器 1、电路结构
D1
1D C1
Q1
1D C1
Q2
1D C1
Q3
CP FF1
FF2
FF3
2、反馈函数 D1 = Qn
1D C1
Q4
FF4
3、状态转换图 1000 0100 0000
(Q1Q2Q3Q4) 1010 1100
0110 1110
0111
0001 0010 1111 0101 1001 0011 1101 1011
7．寄存器也是一种常用的时序逻辑器件。寄存器分为并行寄存器和移位 寄存器两种。移位寄存器分为左移、右移及双向移动等。
学习要求
学习基本要求:
1、掌握时序逻辑电路的分析方法 2、掌握同步计数器的设计方法 3、掌握常用时序逻辑器件(集成计数器、移位寄存器)逻辑功能和应用
重点与难点:
重点： 1、时序逻辑电路的分析 2、同步计数器的设计
路状态顺序进行编号。 3. 按设计要求实现的逻辑功能画出电路的状态转换图或列出
状态转换表。 二、状态化简
若两个电路状态在相同的输入下有相同的输出，并转 向同一个次态，则称为等价状态；等价状态可以合并。
三、状态编码
1. 确定触发器数目。2n-1 M 2n

C0 = C1 = C2 =1
(5-17)
2. 还可以用波形图显示状态转换表
CP Q0 Q1 Q2
3、还可以用状态表来表示
(5-18)
八进制加法计数器状态表
脉冲数
(CP)
0 1 2 3 4 5 6 7 8
Q2 Q1 Q0
0 00 0 01 0 10 0 11 1 00 1 01 1 10 1 11 0 00
集成组件 电路 74LS194就是这样的 多功能移位寄存器。
(5-9)
VCC QA QB QC QD CP S1 S0
16 15 14 13 12 11 10 9
QA QB QC QD CP S1
CLR 74LS194 S0
RABCDL
1 2 3 456 78
CLR R A B C D L GND
D0 ＝ 0 D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
下面将重 点讨论 兰 颜色的 那 部分电路 的工作原 理。
(5-5)
串行 输出
Q3 D Q
D0 ＝ 0 D1 ＝ Q0 D2 ＝ Q1 D3 ＝ Q2
Q2 D
Q1 D
0
Q0 D
Q
Q
Q
CP
移位 脉冲
设初态 Q3Q2Q1Q0 ＝ 1011
Q3Q2Q1Q0 D3D2D1D0
(5-30)
逻辑功能及外引线排列
Q3 1
Q2 0
Q10
Q0 1 置“9”
SD QJ
FF3
QK
QJ
FF2
QK
QJ
FF1
QK
SD
QJ
FF0
CP0
QK
RD
RD

Q1n Q0n X
(Q1n
Q +1 n 0
+1
/
Y
)
0
0
x
0
0
1
x
1பைடு நூலகம்
Q1n Q0n X
S0=00 S1=01 S2=10
XQ1n
XQ0n
Q n+1 1
图7(a) 【例1】状态方程求解过程
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
解:（四）确定电路的状态方程:
Q1n Q0n X
（3）按照题意列出电路的原始状态转换表或画 出原始状态转换图。 目的——得出电路的原始状态转换图或状态转换表。
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
解：（一）逻辑抽象 依题意： 令输入数据为输入变量，用X表示； 令检测结果为输出变量，用Y表示； 设电路在没有输入‘1’以前的状态为S0；
◆ 时序逻辑电路设计的分类：
是
同步时序逻辑电路设计
分 时钟 类 统一
否
异步时序逻辑电路设计
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
█ 知识概要 ◆ 时序逻辑电路设计的原则：
最
SSI
所用触发器和门电路的数目最少， 且其输入端数目也最少。
简
原 则
M/LSI
使用的集成电路数目最少，种类 最少，相互间的连线也最少。
《数字电子技术基础》
第二十三讲 基于SSIC的时序逻辑电路的设计
思考 ★ 异步时序逻辑电路与同步时序逻辑电路
的设计过程会有怎样的联系与区别？ ★ 时序逻辑电路设计时的自启动检查放在

多种组合），分别从状态S1和S2出发，所得到的输出响应序列完全相同，则S1 、S2等效，或称S1、S2是等效对，记作（S1，S2）。等效状态可以合并。
等效状态的传递性：若（S1，S2）、（S2，S3），则（S1，S3）。记作： （S1，S2 ），（S2，S3）→（S1，S2，S3）
等效类：彼此等效的状态集合。 最大等效类：不包含在其它等效类中的等效类或状态。
定的，那么这个输入序列对状态S是有效的。而所有的有
效输入序列，意味着有效输入序列的长度和结构是任意 的。
第14页，共44页。
不完全确定状态表的化简过程分为作隐含表寻找相容对、作状态合 并图找最大相容类和作出最小化状态表3个步骤。
状态合并图：将不完全确定状态表的状态以“点”的形式均匀地绘在圆周上，然后把所有 相容对都用线段连接起来而得到的图。因此，所有点之间都有连线的多边形就构成一 个最大相容类。
原始状态图的画法举例
例1、某序列检测器由一个输入端X和一个输出端Z。输 入端X输入一串随机的二进制代码，当输入序列中出现 011时，输出Z产生一个1输出，平时Z输出0。试做出该 序列检测器的原始状态图。（mealy型实现）
演示
例2、某同步时序电路用于检测串行输入的8421码，其 输入的顺序是先低位后高位，当出现非法数字时，电路 的输出为1。试做出该时序电路的mealy模型状态图。
第11页，共44页。
例4 观察法化简下列状态表
例3 隐含表法化简下列状态表
隐含表：直角三角形网格。网格数为总状态数减1； 横向从左到右依次标注1~n-1个状态名，纵向从上 到下依次标注2~n个状态名。
第12页，共44页。
解：1）作隐含表。 2）顺序比较，寻找等效状态对。
比较结果有状态对等效、不等效、不能确定三种。等效时在相应方格填“∨” ；不等效 时在相应方格填“╳”，不能确定时，将次态对填入相应方格