成绩评定表
课程设计任务书
目录
1 课程设计的目的与作用 (1)
2 设计任务 (1)
2.1同步计数器 (1)
2.2八选一数据选择器 (1)
2.3设计集成芯片计数器 (1)
3设计原理 (2)
3.1同步计数器 (2)
3.2八选一数据选择器 (2)
3.3集成芯片计数器 (2)
4实验步骤 (3)
4.1同步计数器的设计 (3)
4.2八选一数据选择器 (6)
4.3用集成芯片设计计数器 (7)
5设计总结 (9)
6参考文献 (9)
1 课程设计的目的与作用
（1）了解同步计数器及序列信号发生器工作原理，会用分立的或集成的芯片设计并调试相应的电路。
（2）掌握计数器电路的分析，设计及应用，可以用相应的实物芯片及实验箱设计出简单地计数器。（3）掌握序列信号发生器的分析，设计方法及应用。
（4）掌握用集成芯片设计N位计数器的方法。
（5）锻炼同学们的动手能力，通过理论与实际的联系增强同学们对理论知识的理解。
2 设计任务
2.1同步计数器
（1）设计一个六进制同步加法计数器（无效状态是：000、100）。
（2）在实验中选用合适的触发器，组合电路可以选用与非门或与非门，
（3）根据同步计数器原理设计相应的加法计数器电路图。
（4）根据设计好的电路图用Multisim进行仿真，并且调试电路发现电路中的错误并加以改正。（5）检查无误后用数字电子技术实验箱及相应的元件及导线连接实物电路，并测试电路功能。
2.2 八选一数据选择器
（1）用74151设计一个八选一数据选择器。
（2）在Multisim软件环境下进行仿真，调试电路确保电路连接正确。
（3）检测电路的功能。
2.3设计集成芯片计数器
（1）用集成芯片设计一个十三进制计数器。
（2）根据要求选用适当的芯片。
（3）在选好的芯片的基础上设计电路。
（4） 在Multisim 软件环境下进行仿真，调试电路确保电路连接正确。 （5） 检测电路的功能。
3设计原理
3.1同步计数器
（1） 广义的讲，一切可以完成计数工作的器物都是计数器。在数字电子技术中，计数器是用来统
计输入脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，多个触发器共用同一个时钟信号。时钟信号是计数脉冲信号的输入端。
（2） 时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱
动方程带入触发器特征方程，得到每个触发器的次态方程：再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。
（3） 设计过程如下：
3.2 八选一数据选择器
（1） 选择74LS151芯片。
3.3集成芯片计数器
（1） 选择相应的集成芯片。
逻辑抽象
设
计时序电路
图1：计数器设计流程图
（2） 根据计数器位数设计相应的连线，选择相应的置零端。把计数位数转换成二进制数把为1的
端口找出来连接到与非门上在接到置零端。
4实验步骤
4.1同步计数器的设计
（1） 根据要求状态图如下：
001 011 101
排列：2
10
n n n Q
Q Q
（2） 选择触发器、求时钟方程、输出方程、状态方程： ○
1选择触发器： 在所有触发器中J 、K 触发器功能齐全、使用灵活。在此选用J 、K 触发器（实验连接实物时用
两个74LS112芯片）。 ○
2求时钟方程： 采用同步时钟，所以取：
012CP
CP CP CP ===
○
3求输出方程： A ．确定约束项：
由所给计数要求可得，无效状态为000、100 。对应的最小项210n
n
n
Q Q Q 、210n
n
n
Q Q Q 为约束项。 B ．求状态方程：
根据状态图，由现态及对应的次态列出关于210n n n
Q Q Q 、、次态卡诺图如下：
图2：计数器状态图
2n
Q 00 01 11 10
图3：1
n Q
+集合卡诺图
上图为整体上列出的卡诺图，要求状态方程必须要分别列出210n
n
n
Q Q Q 、、对应的次态的卡诺
图。根据卡诺图进行化简求出相应的次态表达式，并且还要化成和特性方程相关的形式以便求出驱动方程。
210n n n
Q Q Q 、、对应的次态卡诺图如下：
（a ）+1
0n Q 卡诺图 （b ）+11n Q 卡诺图
（c ）+1
2n Q 卡诺图
图4：1
n Q
+卡诺图
显然，由图4所示的各个触发器的卡诺图可以得到状态方程如下：
101010n n n n n
Q Q Q Q Q +=+
11101n n n n Q Q Q Q +=+
12102102n n n n n n n Q Q Q Q Q Q Q +=+
0 1
10n n
Q Q
n n
n n 10n n
Q Q
C ．求驱动方程：
J 、K 触发器的特性方程为：
1n n n Q JQ KQ +=+
与上式中状态方程相比较可以得到驱动方程如下：
01n J Q = 11J = 201n
n J Q Q =
01n K Q = 10n K Q = 201n n K Q Q =
（3） 画逻辑电路图：
根据所选用的触发器和时钟方程、驱动方程画出实验接线图如下：
图5：六进制计数器连线图
（4）检查电路能不能自启动：
将无效状态000、100代入状态方程可以得到：
000 010 （有效状态）
100 110 （有效状态）
能够自启动。 （5）实验仪器
○!、数字电子技术试验箱一个 ○2、万用表一个
○3、集成芯片：74LS112两片、74LS08一片、74LS00一片
○4、导线若干
（6）实验结论:
经过实验可知，电路满足时序图变化，并且可以自启动。
4.2 八选一数据选择器
（1）74LS151芯片的引脚功能排列图
如图所示，有8个数据输入端D
0--D
7
，3个地址输入端A
0--
A
2
、1个选通控制端S、两个
互补的输出端Y和Y。（2）真值表（见表1）
表1
（3）仿真图如下：
图6：八选一数据选择器
4.3用集成芯片设计计数器
（1）根据实验要求，要设计13进制计数器，在此选用74LS161芯片做13进制计数器。（2）芯片功能介绍：
○!状态表：
表2:74LS状态表
○
2异步清零功能 当CR =0时，计数器清零。从表中可以看出，在CR =0时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，CR =0正是通过D R 复位计数器也即是异步清零的。
○
3同步并行置数功能 当CR =1、LD =0时，在CP 上升沿操作下，并行输入数据0
3d d 进入计数器，使
0123n n n n
Q Q Q Q =0123d d d d 。
○
4二进制同步加法计数功能 当CR =LD =1时，若1T P CT CP ==，则计数器对CP 信号按照8421编码进行加法计数。 ○
5保持功能 当CR =LD =1时，若0T P CT CP =，则计数器将保持原来状态不变。对于进位输出信号有两种情
况，如果T CT =0，那么CO =0；若是T CT =1，则0123n n n n CO Q Q Q Q =。
（3）实验中选LD 同步清零端清零。由于是13进制计数器，(12)10 =(1100)。那么置零信号表达式
LD =Q 3Q 2。计数时CR =1、1T P CT CP ==。
（4）设计电路图如下：
图7：集成芯片13进制计数器
（5）经过仿真，以上电路随着脉冲信号的加入，计数器按照012十三个数进行循环，符合十三进制计数器的要求。
5设计总结
经过本次数电课程设计，我对常用逻辑元件（如74LS112、74LS151、74LS08等）、数字电路的分析与设计有了更进一步的学习和了解。同时，通过这次课程设计，我对所学的数字电子技术基础知识有了更进一步的巩固，为以后进一步学习数字电子技术及其相关专业知识打下跟坚实的基础。数字电子技术课程设计是学习数字电子技术的一个重要环节，对巩固理论知识、加深对数字电子技术课程内容的理解、培养理论联系实际的能力都有很大的帮助。在实验过程中，通过对基本仪器的使用、元器件的检测及使用、电路的连接、电路调试及故障的排除，还有数据的记录、分析、总结等环节，培养了我们进行科学实验、解决实际问题的能力，而且还培养了我们严谨求实的科学研究作风。为我们以后的学习乃至于就业等有很大的帮助。
本次课程设计中，我遇到了不少问题。通过查阅资料，与同学共同研究，最终把各个问题完全解决。在设计电路时，经过多次的调试、运行、修改，最终设计出了计数器和脉冲序列发生器。而且通过实验中的仿真环节，我们对Multisim的使用有了进一步的学习，对该软件的使用更加熟练，并且学会了用Multisim解决一些实际问题。
6参考文献
[1] 阎石.数字电子技术基础.北京：高等教育出版社,1998年.
[2] 康光华.电子技术基础:数学部分.4版.北京：高等教育出版社,2000年.
[3] 童诗白,徐振英.现代电子学及应用.北京：高等教育出版社,1994年.
[4] 蔡惟铮.集成电子技术.北京：高等教育出版社,2004年.
[5] 李世雄,丁康源.数字集成电子技术教程.北京：高等教育出版社,1993年.
74ls90清零法实现8421码任意进制计数器 实验目的： 1.了解中规模集成电路的逻辑功能和各控制端的作用。 2.熟悉集成计数器74LS90的级联扩展。 3.掌握用集成计数器74LS90实现任意进制计数的方法。 实验原理： 74ls90的MR1.MR2管脚同时置一时，可实现异步清零。所以对2进制，最大显示数为1，Q1接MR1。MR2即可；3进制，Q1Q2接MR1MR2；四进制，Q2接MR1MR2；五进制，Q0Q2接MR1MR2；六进制，Q1Q2接MR1MR2;七进制不可；八进制，Q3接MR1MR2；九进制Q3Q0接MR1MR2 74LS90功能：十进制计数器（÷2 和÷5） 原理说明：本电路是由4 个主从触发器和用作除2 计数器及计数周期长度为除5 的3 位2 进制计数器所用的附加选通所组成。有选通的零复位和置9 输入。为了利用本计数器的最大计数长度（十进制），可将B 输入同QA 输出连接，输入计数脉冲可加到输入 A 上，此时输出就如相应的功能表上所要求的那样。LS90 可以获得对称的十分频计数，办法是将QD 输出接到A 输入端，并把输入计数脉冲加到B 输入端，在QA 输出端处产生对称的十分频方波。 反馈归零法(复位法)设计任意进制计数器的思路： (1) 10以内的M进制 (2) 10到100以内的M进制 a.由两片(个位和十位)74LS90扩展构成100进制; 扩展连接方法:两芯片均连接成十进制，时钟脉冲从个位CP0 进，个位的Q3与十位芯片的CP0相连即可。
b.把M 进制所对应的十位，个位芯片上输出为1的端相与后反馈到四个清零端，作为个位和十位的计数满整体清零信号。 实验电路： CKA 14 Q012CKB 1Q1 9Q2 8Q311 R0(1)2 R0(2)3 R9(1) 6 R9(2) 7U1 74LS90 实验运行结果：
实验74ls160组成n进制计数器 一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零 当CR（CLR’）=0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。 ②同步并行预置数 在CR=1的条件下，当LD(LOAD’)=0、且有时钟脉冲CP 的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与CP 上升沿同步，且D0、D1、D2、D3的数据同时置入计数器，所以称为同步并行置数。 ③保持 在CR=LD=1的条件下,当EN T=EN P=0,即两个计数使能端中有0时,不管有无CP脉冲作用，计数器都将保持原有状态不变(停止计数)。需要说明的是，当EN P=0, EN T=1时，进位输出C也保持不变；而当ENT=0时，不管EN P状态如
何，进位输出RCO=0。 ④ 计数 当CR =LD =EN P =EN T =1时，74161处于计数状态,电路从0000状态开始，连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，R CO 端从高电平跳变至低电平。可以利用R CO 端输出的高电平或下降沿作为进位输出信号。 连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个CP 脉冲（上升沿）时，输出Q 3 Q 2 Q 1 Q 0＝0110，此时03Q Q CR ==0，反馈给CR 端一个清零信号，立即使Q 3 Q 2 Q 1 Q 0返回0000状态，接着,CR 端的清零信号也随之消失，74160重新从0000状态开始新的计数周期。 反馈归零逻辑为代码中为1的Q 相与非。n n Q Q CR 12= 电路如图2所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。
同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：
电子技术基础实验 课程设计 60进制计数器
一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表
数字电子技术基础自主实验 班级：1201106 学号：1120110618 姓名: 陈振鑫
姓名班级学号 实验日期节次教师签字成绩 实验名称：计数进制可变的计数器设计 一、实验目的 利用74LS138（3线－8线译码器），74LS253（4选1数据选择器），74LS161（同步十进制加法计数器）三个芯片组合，利用清零法组成模数可以改变的加法计数器。 二、实验设备名称，型号 1.实验电路箱 2.直流稳压电源 3.74LS138、74LS253 、74LS161等芯片 4.导线若干 5.数字万用表 74ls138 74ls161
74ls253 三、实验电路图 四、设计思路及方案 设计思路：将计数器的输出作为译码器的输入端，译码数通过数据选择器，输出低点平，利用同步十进制加法计数器74LS161的清零端将计数器清零。 设计方案：电路图如图上图所示，74LS161计数器输出端QdQcQbQa分别与74LS138的输入端B0B1B2和输入使能端E2（高电平有效）相连，译码器的输出端Y0Y1Y6Y7与四选一数据
选择器输入端相连，输出端与计数器清零端相连。当E3＝1，B2B1B0从000到111变化时Y1～Y7分别被选中，当MN分别取00～11时，便可实现改变计数器当进制。 五、实验步骤 1.检查导线通断后按电路图连好电路，QdQcQbQa端接数码显示管，CP端接手动计数脉冲，MN端设为00，检查无误后接通电源； 2.接通电源连续发动计数脉冲至CP端，观察数码显示，使计数器进入主计数循环； 3.按表测量并记录数据； 4.分别设MN＝01，10，11，重复上述步骤； 5.分析实验结果。 六、仿真结果
实验三 74LS161计数功能实验 实验目的： 掌握计数器74LS161功能。要求通过清零法用74LS161设计一个十二进制计数器，通过置数法用74LS161设计一个九进制计数器，并验证电路的正确性； 实验器材： 数字逻辑实验箱一个；数字万用表一个；5V 电源一个；导线若干； (1) 通过清零法用74LS161设计一个十二进制计数器。 实验原理图： 实验过程：通过输入脉冲，用发光二极管显示计数，并记录下显示结果。 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 74LS161 CR CP P 0 P 1 P 2 P 3 CEP GND V CC TC Q 0 Q 1 Q 2 Q 3 CET PE 图1 74LS161引脚分布 3 & 1 74LS00 2 300 8.2K +5V K1 74LS244 300 LED 3 & 1 74LS00 2 74LS244 300 LED ... ... 1 1 1
实验结论： 观察发光二极管显示的计数，从0000计数到1011后自动回到0000，然后循环， 说明该逻辑电路是一个十二进制计数器。 （2）通过置数法用74LS161设计一个九进制计数器。 画出实验原理图 实验过程：通过输入脉冲，用发光二极管显示计数，并记录下显示结果。 实验结论： 观察发光二极管显示的计数，从0000计数到1000后自动回到0000，然后循环，说明该逻辑电路是一个九进制计数器。 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 74LS161 CR CP P 0 P 1 P 2 P 3 CEP GND V CC TC Q 0 Q 1 Q 2 Q 3 CET PE 74LS244 300 LED 74LS244 300 LED ...... 300 8.2K +5V K1 0 1 1 3 & 1 74LS00 2
学院：应用技术学院 专业；电子信息工程 班级：2009级3班 学号：200911513335 课程设计题目：用74160设计400进制计数器第一部分：题目分析及设计思路
计数器的概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。 计数器作用 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED 屏才能显示。同步计数器的特点是，输入时钟脉冲同时作用各级触发器，所有触发器在同一时刻翻转。因而不会出现像一部计数器中因翻转有先后而产生的尖峰脉冲干扰。获得模数为M的同步计数器的方法也可以分为复位法和置位法两种，但因各种的芯片的结构不同，进行复位与置位的法亦不完全相同。大多数同步计数器都具有进位端和借位端，使得多片计数器级联时，比较方便。 计数器的种类 1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 常见的同步计数器有74160系列,74LS190系列，常见的异步计数器有74LS290系列。
十进制加减法计数器 1.实验要求 （1）在Modelsim环境中编写十进制加减法计数器程序； （2）编译无误后编写配套的测试程序； （3）仿真后添加信号，观察输出结果。 2.设计程序如下 module decade_counter #(parameter SIZE=4) (input clock,load_n,clear_n,updown, input [SIZE-1:0]load_data, output reg [SIZE-1:0]q ); always @(negedge load_n,negedge clear_n,posedge clock) if (!load_n) q<=load_data; else if (!clear_n) q<=0; else //clock??? if(updown) q<=(q+1)%10; else begin if(q==0) q<=9; else q<=q-1; end endmodule 3.测试程序如下 `timescale 1ns/1ns module test_decade_counte; reg clock,load_n,clear_n,updown; reg [3:0]load_data; wire [3:0]q; decade_counter T1(clock,load_n,clear_n,updown,load_data,q); initial begin clock=0;clear_n=0;
#30 clear_n=1;load_n=0;load_data=7; #30 load_n=1;updown=0; #300 updown=1; #300 updown=0; #300 updown=1; #300 $stop; end always #10 clock=~clock; always @(q) $display("At time%t,q=%d",$time,q); endmodule 4．波形如下 5.测试结果如下 # At time 0,q= 0 # At time 30,q= 7 # At time 70,q= 6 # At time 90,q= 5 # At time 110,q= 4 # At time 130,q= 3 # At time 150,q= 2 # At time 170,q= 1 # At time 190,q= 0 # At time 210,q= 9 # At time 230,q= 8 # At time 250,q= 7 # At time 270,q= 6 # At time 290,q= 5 # At time 310,q= 4 # At time 330,q= 3
六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10
目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)
◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述
信 息 工 程 分 院 课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣 学 号： 18 指导教师：王连英 完成时间：2015年5月19日 设 计 报 告
七进制计数器电路设计 1.设计要求 a.分别采用反馈清零和反馈置数的方法 b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。 2.设计原理 a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器 由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。 从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。 2.1.1 反馈清零七进制加法计数器循环转状态换图
b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器 对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。 据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示 图2.1.2 反馈清零法七进制加法计数器仿真电路 2.2.1 反馈置数七进制加法计数器循环转状态换图
洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016
十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is
port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;
实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1
Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;
目 录 1 课程设计的目的............................................................12 计数器设计的总体框图......................................................13 计数器设计过程 (1) 3.1根据题意可画出该计数器状态图：.......................................13.2选择触发器，求时钟方程，画出卡诺图：.................................13.3根据卡诺图写出状态方程：.............................................33.4求驱动方程：.........................................................33.5检查电路能否自启动：.................................................44 173进制加法计数器 (4) 4.1写出和的二进制代码.............................................41 N S N S 5 设计的逻辑电路图. (4) 5.1同步七进制加法计数器.................................................45.2 173进制加法计数器...................................................56 设计的芯片原理图..........................................................66 实验仪器..................................................................77 总结与体会. (7) 参考文献 (8)
《数字电子技术基础》课程设计任务书 专业：16电气工程及其自动化 班级：专升本二班 学号：160732060 姓名：王冬 指导教师：耿素军 二零一六年十二月二十七日
目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)
1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。
实验7 74ls160组成n进制计数器 一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表 如表1所示。由表1可知，74161具有以 下功能： ①异步清 零 当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置 零，称为异步清零。
②同步并 行预置数 在CR=1的条件下，当 LD(L O A D’)=0、且有时 钟脉冲C P的上升沿 作用时，D0、D1、D2、D3输入端的数据将 分别被Q0～Q3所接 收。由于这个置数操 作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计 数器，所以称为同步 并行置数。 ③保持 在CR=LD=1的条件 下,当E N T=E N P=0,即 两个计数使能端中有 0时,不管有无C P脉 冲作用，计数器都将 保持原有状态不变 (停止计数)。需要说 明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。
④计数 当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开 始，连续输入16个计 数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电 平跳变至低电平。可 以利用R C O端输出的 高电平或下降沿作为 进位输出信号。 连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状 态开始计数，当输入 第6个C P脉冲（上
《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";
if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：
实验1 十进制加减法计数器 实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏 实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0;
RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5
成绩评定表
课程设计任务书
目录 1.课程设计的目的 (2) 2.计数器设计的总体框图 (2) 3.计数器设计过程 (2) 4.序列脉冲设计的总体框图 (5) 5.脉冲序列设计过程 (5) 6.设计的仿真电路图 (10) 7.设计的芯片原理图 (11) 8.实验仪器 (12) 9.总结与体会 (12) 10.参考文献 (13)
1课程设计的目的 1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2．计数器设计的总体框图 下图为同步七进制加法计数器示意框图 图 1 3．计数器设计过程 七进制同步加法计数器，无效态为：111 ①根据题意可画出该计数器状态图： 000 001 010 011 110 101 100 图 2 ②选择触发器，求时钟方程，画出卡诺图。 a.触发器：JK 边沿触发器三个 b.时钟方程：由于是同步计数器，故CP 0=CP 1=CP 2= CP c.卡诺图如下：
七进制同步加法计数器次态卡诺图： Q 图 3 次态Q n 12 +的卡诺图 n n 图 4 次态Q n 1 1+的卡诺图 n n 图 5
次态 Q n 10 +的卡诺图 Q 图 6 ③根据卡诺图写出状态方程： 状态方程： Q n+1 2= Q n 2Q n 1+Q n 2Q n 1Q n 0 Q n+1 1 = Q n 1Q n 0+ Q n 2Q n 1Q n Q n+1 0 = Q n 1Q n 0+ Q n 2Q n 0 ④求驱动方程： JK 触发器特性方程为：1n n n Q JQ KQ +=+ 由此可以得出驱动方程： J 2=Q n 1Q n 0 K 2=Q n 1 J 1=Q n 0 K 1= Q n 2Q n J 0=Q n 1 Q n 2 K 0=1 ⑤检查电路能否自启动： 将无效态（111）代入状态方程、输出方程进行计算，
《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then
qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';
西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海
指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)
第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter