4同步二进制加法计数器

页眉内容1．一位十六进制数可以用 C 位二进制数来表示。

2．十进制数25用8421BCD 码表示为 B 。

3. 以下表达式中符合逻辑运算法则的是 D 。

A . １B . ２C . ４D . 16 A .10 101 B .0010 0101 C . D .10101 A .C ·C =C 2 B .1+1=10 C .0<1 D .A +1=14. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？ 5．A+BC= C 。

6．在何种输入情况下，“与非”运算的结果是逻辑0。

DA. nB. 2nC. n 2D. 2n A .A +B B.A +C C.（A +B ）（A +C ） D.B +C A ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是17. 以下电路中可以实现“线与”功能的有 C 。

8．以下电路中常用于总线应用的有 A 。

A .与非门B .三态输出门C .集电极开路门D . C M O S 与非门 A .T S L 门 B .O C 门 C . 漏极开路门D .C M O S 与非门9．若在编码器中有50个编码对象，则要求输出二进制代码位数为 B 位。

10.一个16选一的数据选择器，其地址输入（选择控制输入）端有 C 个。

A .5B .6C .10D .50 A .1 B .2 C .4 D .1611．四选一数据选择器的数据输出Y 与数据输入X i 和地址码A i 之间的逻辑表达式为Y = A 。

A .3X A A X A A X A A X A A 01201101001+++B .001X A AC .101X A AD .3X A A 0112.一个8选一数据选择器的数据输入端有 E 个。

A .1B .2C .3D .4E .813．在下列逻辑电路中，不是组合逻辑电路的有 D 。

A .译码器B .编码器C .全加器D .寄存器14．八路数据分配器，其地址输入端有 c 个。

数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。

CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。

设触发器的初始状态为Q0=0，Q1=0。

D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。

CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。

（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。

图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。

CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。

Y图4-67．分析图4-7所示电路的逻辑功能。

（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。

CP图4-78．时序逻辑电路分析。

电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。

并说明电路的功能。

1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。

1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。

（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。

数字电子技术练习一、填空题1.=⊕⊕⊕4434421K A偶数个A A A ① 。

2.逻辑函数F=A +B+C D 的反函数F = ① ，对偶式为 ②。

触发器的特征方程为 ① ，JK 触发器的特征方程为 ② 。

4.构造一个模10计数器需要 ① 个状态， ② 个触发器。

5.将JK 触发器的J 端和K 端连在一起，就得到了 ① 触发器。

6. ① 型触发器克服了空翻现象。

的清零端是异步清零，则下图构成 ① 进制计数器。

1. ① 02. ①)(D C B A +⋅⋅ ②)(D C B A +⋅⋅3. ①D Q n =+1 ②n nn Q K Q J +=+1 4.① 10 ② 4 5. ① T 6. ① 边沿 7. ① 641.进制转换(31)10 = ① 2 = ② 16。

2.逻辑函数的表示方法有 ① 、卡诺图、函数式、 ② 和波形图。

触发器的特性方程是： ① ，T 触发器的特性方程=+1n Q② 。

4.下图(a)、(b)所示的组合逻辑电路，已知(a)中为TTL 门电路，（b ）中为OC 门，它们的输出表达式Y 1 = ① ，Y = ② 。

(a)(b)5.译码集成电路74LS138的地址码有 ① 个，译码输出端的个数有 ② 个。

6.某加计数器是由74LS161构成的十进制计数器，设初始状态Q 3Q 2Q 1Q 0 = 0000，当采用同步归零方式时其最后一个状态是 ① ，当采用异步归零方式时其最后一个状态是 ② 。

1. ① 11111 ② 1F2. ① 真值表 ② 逻辑图 （可对调）3. ①0,1=+=+RS Q R S Qn n ② n n Q T Q T + 4. ① A ② CD AB CD AB +⋅或5. ① 3 ② 86. ① 1001② 10101.进制转换：（）10 = ① 2 ，（1F ）16 = ② 2。

2.公式定理：=+B A A ① ，=++BC C A AB ② 。

74LS161和74LS290集成计数器功能说明1、集成同步计数器同步计数器电路复杂，但计数速度快，多用在计算机电路中。

目前生产的同步计数器芯片分为二进制和十进制两种。

（1）集成同步二进制计数器中规模同步四位二进制加法计数器74LS161具有计数、保持、预置、清零功能。

图8.51所示是它的逻辑符号和引脚排列图。

图8.51 74LS161的逻辑符号和外引脚排列图图中LD为同步置数控制端，d R为异步置0控制端，EP和ET为计数控制端，D0~D3为并行数据输入端，Q0~Q3为输出端，C为进位输出端。

表8.13为74LS161的功能表。

R=0时，输出端清0，与CP无关。

①异步清0 当dR=1，当LD=0时，在输入端D3D2D1D0预置某个数据，则在CP脉②同步并行预置数d冲上升沿的作用下，就将输入端的数据置入计数器。

R=1，当=1时，只要EP和ET中有一个为低电平，计数器就处于保持状态。

③保持d在保持状态下，CP不起作用。

R=1，LD=1，EP=ET=1时，电路为四位二进制加法计数器。

当计到1111时，④计数d进位输出端C送出进位信号（高电平有效），即C=1。

（2）集成同步十进制计数器集成同步十进制加法计数器74LS160的管脚图和功能表与74LS161基本相同，唯一不同的是74LS160是十进制计数器，而74LS161是二进制计数器。

2、集成异步计数器异步计数电路简单，但计数速度慢，多用于仪器、仪表中。

（1）集成计数器74LS290图8.52是二-五-十进制集成计数器74LS290的逻辑结构图。

它兼有二进制、五进制和十进制三种计数功能。

当十进制计数时，又有8421BCD 和5421BCD 码选用功能，表8.14是它的功能表。

95481213131011CP 0CP 1Q 0Q 1Q 3Q 2R O(1)R O(2)S 9(1)S 9(2)图8.52 74LS290的逻辑结构图由表可知，74LS290具有如下功能：①异步置0 当R 0（1）=R 0（2）=1且S 9（1）或S 9（2）中任一端为0，则计数器清零，即Q D Q C Q B Q A =0000。

4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。

它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。

下面将详细介绍4位同步二进制加法计数器及其计数的最大值。

一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。

当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。

这样就实现了二进制数的递增。

2. 触发器之间通过门电路连接，用于控制触发器状态的变化。

这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。

3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。

二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。

2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。

三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。

2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。

3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。

4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。

其计数的最大值为15，应用领域广泛。

希望本文内容能够对读者有所启发。

四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。

在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。

具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。

一、判断题（对的打“√”，错的打“×”共20 分）1、对于多输入端的CMOS与非门，在使用时不用的输入端悬空即可（）2、TTL与非门的输入端接地时，其输入电流为零（）3、在TTL门电路输出需要线与连接时，必须使用集电极开路门（）4、组合逻辑电路中一定含有触发器（）5、由卡诺图化简法得出的表达式不一定是最简表达式（）6、基本RS触发器受触发脉冲CP控制（）7、JK触发器,J=K=1时是计数状态（）8、译码器是时序逻辑电路（）9、组成七进制计数器最少需要四个触发器（）10、施密特触发器的正、负向阈值电压相同（）一、判断题（对的打“√”，错的打“×”共20 分）1、对于多输入端的TTL与非门，在使用时不用的输入端悬空即可（）2、CMOS与非门的输入端接地时，其输入电流为零（）3、对于低电平有效的“三态与非门”，当控制端E=1时是高阻态（）4、组合逻辑电路的输出不但和现在的输入有关还和原状态有关（）5、由公式化简法得出的表达式不一定是最简表达式（）6、同步RS触发器受触发脉冲CP控制（）7、JK触发器,当置“1”端S D=0时触发器的状态为“1”（）8、计数器是时序逻辑电路（）9、组成十进制计数器最少需要四个触发器（）10、施密特触发器的正、负向阈值电压不相同（）一选择题1、在二进制译码器中，若输入有4位代码，则输出有（）信号。

① 2个②4个③8个④16个2、在下列电路中，只有（）属于组合逻辑电路。

①触发器②计数器③数据选择器④寄存器3、组合逻辑电路的竞争-冒险是由于（）引起的。

①电路不是最简②电路有多个输出③电路中存在延迟④电路使用不同的门电路4、能实现从多个输入端中选出一路作为输出的电路称为（）。

①触发器②计数器③数据选择器④译码器5、能完成两个1位二进制数相加并考虑到低位来的进位的器件称为（）①编码器②译码器③全加器④半加器6、只本位数而不考虑低位来的进位的加法称为（）①全加②半加③全减④半减7、用代码代表特定信号或将代码赋予特定含义的过程称为（）①译码②编码③数据选择④奇偶校验8、把代码的特定含义翻译出来得过程称为（）①译码②编码③数据选择④奇偶校验9、如需要判断两个二进制数的大小或相等，可以使用（）电路。

4位同步二进制加法计数器一．实验目的1.通过此实验逐步了解、熟悉和掌握FPGA开发软件Quartus Ⅱ的使用的法及VerilogHDL的编程方法。

2、学习用VerilogHDL语言以不同方式来描述1位全加器及电路的设计仿真和硬件测试。

二．实验设备操作系统：Windows 2000EDA软件： Quartus II6.0三．设计原理1.4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。

在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加12.VHDL源程序library ieee;use ieee.std_logic_1164.all;entity cnt4e isport(clk,clr:in std_logic;cout:out std_logic;q:buffer integer range 0 to 15);end cnt4e;architecture one of cnt4e isbeginprocess(clk,clr)beginif clk'event and clk='1'thenif clr='1'thenif q=15 then q<=0;cout<='0';elsif q=14 then q<=q+1;cout<='1';else q<=q+1;end if;else q<=0;cout<='0';end if;end if;end process;end one;四．实验步骤：1.在Quartus II6.0中执行“file”->“new”命令，打开编辑文件类型对话框，选择"VHDL File",在文本框里输入源程序，并将文件cnt4e.vhd保存在创建的目录下。

第3章习题一、单选题1．1个触发器可记录一位二进制代码，它有（C ）个稳态。

A）0 B）1 C）2 D）32．对于JK触发器，若J=K，则可完成（C ）触发器的逻辑功能。

A）D B）RS C）T D）T'3．对于JK触发器，若K=J则可完成（A ）触发器的逻辑功能。

A）D B）RS C）T D）T'4．基本RS锁存器输入端禁止的情况为（A ）。

A）R=1 S=1 B）R=1 S=1C）R=0 S=0 D）RS=05．触发器的异步置位端Set、Clr不能同时取值为（A ）。

A）Set=1，Clr=1 B）Set=0，Clr=0C）Set=1，Clr=0 D）Set=0，Clr=16．JK触发器在J、K端同时输入高电平，处于（D ）功能。

A）置0 B）置1 C）保持D）翻转7．时序逻辑电路的特点是（C ）。

A）仅由门电路组成B）无反馈通路C）有记忆功能D）无记忆功能8．4个触发器构成的8421BCD码计数器共有（A ）个无效状态。

A）6 B）8 C）10 D）49．4位二进制计数器计数容量为（C ）。

A）4 B）8 C）16 D）1010．要构成五进制计数器，至少需要（D ）个触发器。

A）2 B）3 C）4 D）511．N进制计数器的特点是设初态后，每来（C ）个Clk，计数器又重回初态。

A）N-1 B）N+1 C）N D）2N12．将两片4位二进制同步加法计数器芯片级联，最大可构成（C ）进制计数器。

A）16 B）255 C）256 D）10013．由4个触发器组成的二进制加法计数器，当初始状态为1010时，经过（C ）个Clk脉冲，计数器的状态会变为0101。

A）4 B）10 C）11 D）1614．触发器符号中Clk输入端的小圆圈表示（D ）。

A）高电平有效B）低电平有效C）上升沿触发D）下降沿触发二、判断题1. 触发器有互补的输出，通常规定Q=1、Q=0称触发器为0态。

（✗）2. D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。

计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。

计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。

计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。

一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。

图中4个触发器F0~F3均处于计数工作状态。

计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。

低位触发器的Q端与高位触发器的CP端相连。

每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。

各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。

当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。

依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。

这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。

由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。

通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。

表1所示为4位二进制加法计数器的状态表。

1 / 22 单选题（3分）正确答案C我的答案C单选2、将二进制、八进制和十六进制数转换为十进制数的共同规则是( )。

A除n取余Bn位转1位C按权展开D乘n取整2 / 22 单选题（3分）正确答案B我的答案B根据最小项与最大项的性质，任意两个不同的最小项之积为0 ，任意两个不同的最大项之和为。

B1.0C2.0D不确定3 / 22 单选题（3分）正确答案D我的答案D我们可以用逻辑函数来表示逻辑关系，任何一个逻辑关系都可以表示为逻辑函数的与或表达式，也可表示为逻辑函数的表达式。

A与B或C与或非D或与4 / 22 单选题（3分）正确答案C我的答案CABCD5 / 22 单选题（3分）正确答案C我的答案C单选36、若4位同步二进制加法计数器当前的状态是0111，下一个输入时钟脉冲后，其内容变为（）。

A0111B0110C1000D00116 / 22 单选题（3分）正确答案B我的答案BABCD7 / 22 单选题（3分）正确答案B我的答案B、当现态时，具 J=1，K=0时，时钟动作后的 J - K 触发器次态应为（）。

A置0B置1C保持D不确定8 / 22 单选题（3分）正确答案C我的答案CABABCA+BDB9 / 22 单选题（3分）正确答案C我的答案C单选18 、能够存储0 、 1 二进制信息的器件是（）。

ATTL门BCMOS门C触发器D译码器10 / 22 单选题（3分）正确答案D我的答案D单选31 、用n级触发器组成计数器，其最大计数模是（）。

AnB2nCn2D2n11 / 22 多选题（4分）正确答案CD我的答案CD多选3 、计算机中的所有信息均以二进制形式表示，但有时为了书写与阅读的方便，也使用（）表示。

A四进制B六进制C八进制D十六进制12 / 22 多选题（4分）正确答案ACD我的答案ACD多选13 、求一个逻辑函数F的对偶式，可将F中的（）。

A“·”换成“+”，“+”换成“·”B原变量换成反变量，反变量换成原变量C变量不变D常数中“0”换成“1”，“1”换成“0”13 / 22 多选题（4分）正确答案BD我的答案BD下列乘积项中，（）是四变量ABCD函数的最小项。

成绩评定表课程设计任务书摘要人们在日常的生活，工作，学习等方面，到处都会遇到计数问题，离不开计数。

本文主要针对的是四位二进制加法计数器的问题。

按二进制递增规律来进行计数。

我们通过学习与阅读更深一步了解了计数器的工作原理和逻辑功能。

本文采用VHDL硬件描述语言实现了四位二进制加法计数器（缺0001 0010 0011 0100）的问题，采用QUARTUSⅡ对加法计数器进行编译和仿真。

关键词：四位二进制；加法计数器；VHDL；QUARTUSⅡ。

目录一.课程设计目的 (1)二.课设题目实现框图 (1)三.实现过程 (2)VHDL的编译和仿真 (2)1.建立工程 (2)2.VHDL源程序 (5)3.编译及仿真过程 (6)4.引脚锁定及下载 (9)5.仿真结果分析 (11)四.设计体会 (12)五.参考文献 (13)一、课程设计目的1.熟悉掌握计数器的原理和功能；2.熟悉掌握QuartusII的使用方法，并用VHDL语言对计数器进行编译和仿真；3.掌握实验箱的使用和程序的下载；4.掌握Multisim的使用方法并进行计数器的实现；二、课设题目实现框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。

在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0001 0010 0011 0100四个状态，这在状态转换图中可以清晰地显示出来。

具体结构示意框图和状态转换图如下：0000 0101 0110 0111 1000 10011111 1110 1101 1100 1011 1010缺（0001 0010 0011 0100）B: 状态图三、实现过程(VHDL的编译和仿真)1.建立工程创建一个工程，具体操作过程如下：（1）点击File –> New Project Wizard创建一个新工程，如图1-1；图1-1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，如图1-2；图1-2(3) 点Next，进入设备选择对话框，如图1-3，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图1-3（4）点击Next，系统显示如图1-4，提示是否需要其他EDA工具，这里不选任何其他工具；图1-4（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，如图1-5图1-52.VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;ARCHITECTURE Behavioral OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINif r='0' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="0000" THENcount <="0101";ELSE count <= count +1;END IF;end if;END PROCESS;q<= count;End Behavioral;3.编译和仿真过程（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File，如图1-6；图1-6（2）在编辑窗口中编辑程序，如图1-7；图1-7（3）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-8所示：图1-8（4）建立时序仿真文件,选择“Vector Waveform File”，如图1-9；图1-9（5）在Name处击右键，Insert→Insert Node or Bus，单击，单击，再单击→OK→OK，如图1-10所示；图1-10（6）对其进行仿真，结果如图1-11,1-12.图1-11图1-12 4.引脚的锁定及下载各引脚的锁定如表1所示：表1引脚的锁定和下载分别如图1-13和1-14所示；图1-13图1-145.仿真结果分析仿真结果如图1-15所示：图3-1-14图1-15结果分析：由仿真波形图可以清晰的看出加法计数器的工作过程，由0000起依次递增，最后加至1111后再由0000起进行下一个周期的循环，其中缺少0001 0010 0011 0100四个状态。

电子技术基础实验教程答案【篇一：电子技术基础在线实验作业答案】t>??? a a(a+b+c)’=b’c’ b ab+ab’=a+b c a+ab+b=a+b单选题2.典型的双极型三极管放大电路中，下列哪种电路输出电阻最小： ? ?? a 共基放大电路 b 共集放大电路 c 共射放大电路单选题3.测量放大电路的静态工作点时应该选择下列哪种仪器：? ?? a 信号发生器 b 万用表 c 交流毫伏表4.对于jk触发器，输入j=0，k=1，clk脉冲作用后，触发器的次态应该为：??? a 1 b 0 c q’单选题5.用万用表测量交流电流时，应将功能/量程开关置于量程范围，并将表笔接到被测电路中。

? ?? a a~，串 b a~,并 c v~,串单选题6.下列说法正确的是：? ?? a 卡诺图的每一个小方块都代表着一个最小项 b 卡诺图中最小项的排列方式是随机排列的 c 卡诺图中最小项的排列方式是按最小项从小到大数字编号顺序排列的单选题7.硅材料二极管的导通电压约为：??? a 0.3v b 0.5v c 0.7单选题8.下列属于系统误差的是：? ?? a 近似测量方法误差 b 计数习惯误差 c 仪表零点漂移误差单选题 9.典型的双极型三极管放大电路中，下列哪种电路既能放大电流，又能放大电压：? ?? a 共基放大电路 b 共集放大电路 c 共射放大电路单选题10.某电流值为0.05846a，其有效数字的个数为： ??? a 4 b 5 c 6单选题11.下列哪种仪器常用来判断二极管的极性：? ?? a 示波器 b 万用表 c 信号发生器单选题12.为了稳定静态工作点，应在放大电路中引入: ? ?? a 直流负反馈 b 电压负反馈 c 交流负反馈单选题13.以下代码中为无权码的是：? ?? a 5421码 b 格雷码 c 8421码单选题14.（110.1）2转换成16进制数是：??? a 110.1 b 6.8 c 2.1判断题15.数字交流毫伏表可以用来测量器件的电压有效值。

试题库及答案试卷一一．基本概念题（一）填空题（共19分，每空1分）1．按逻辑功能的不同特点，数字电路可分为和两大类。

2．在逻辑电路中，三极管通常工作在和状态。

3．（406）10=（）8421BCD4．一位数值比较器的逻辑功能是对输入的数据进行比较，它有、、三个输出端。

5．TTL集成JK触发器正常工作时，其d R和d S端应接电平。

6．单稳态触发器有两个工作状态和，其中是暂时的。

7．一般ADC的转换过程由、、和4个步骤来完成。

8．存储器的存储容量是指。

某一存储器的地址线为A14～A0，数据线为D3～D0，其存储容量是。

（二）判断题（共16分，每题2分）1．TTL或非门多余输入端可以接高电平。

（）2．寄存器属于组合逻辑电路。

（）3．555定时器可以构成多谐振荡器、单稳态触发器、施密特触发器。

（）4．石英晶体振荡器的振荡频率取决于石英晶体的固有频率。

（ ）5．PLA 的与阵列和或阵列均可编程。

（ ）6．八路数据分配器的地址输入（选择控制）端有8个。

（ ）7．关门电平U OFF 是允许的最大输入高电平。

（ ）8．最常见的单片集成DAC 属于倒T 型电阻网络DAC 。

（ ）（三） 选择题（共16分，每题2分）1．离散的，不连续的信号，称为（ ）。

A ．模拟信号 B.数字信号2．组合逻辑电路通常由（ ）组合而成。

A ．门电路 B.触发器 C.计数器3．8线—3线优先编码器的输入为I 0—I 7 ，当优先级别最高的I 7有效时，其输出012Y Y Y ••的值是（ ）。

A ．111 B.010 C.000 D.1014．十六路数据选择器的地址输入（选择控制）端有（ ）个。

A ．16 B.2 C.4 D.85．一位8421BCD 码译码器的数据输入线与译码输出线的组合是（ ）。

A ．4:6 B.1:10 C.4:10 D.2:46．常用的数字万用表中的A/D 转换器是（ ）。

A ．逐次逼近型ADC B.双积分ADC C.并联比较型ADC7．ROM 属于（ ）。

第一章一：填空题1：在数字电路和计算机中，只用 0 和1两种符号表示信息。

2：数字电路只有 与门 、 或门 和 非门 三种基本电路。

3：十进制数26.625对应的二进制数为 11010.101 ；十六进制数5FE 对应的二进制数为 10111111110B 。

4: (100101010011.00110111)8421BCD 表示的十进制数为 953.37 。

5：描述逻辑函数各个变量取值组合和函数值对应关系的表格叫 真值表 ，用与、或、非等运算表示函数中各个变量之间描述逻辑关系的代数式叫 逻辑函数式 。

6：任意两个最小项之积恒为 0 ；全体最小项之和恒为 1 。

7：逻辑函数 ，其反函数 其对偶式 。

8：函数 的最简与或式为 。

9：8421BCD （0010 0111）+5421BCD （10010000.1000）=(1010111.1)2. 10：有函数()F AC BC B A C =++⊕,其最简与或表达式为( ).11：F(A,B,C,D)=∑m(0,4,6,8,13)+∑d(1,2,3,,9,10,11), 其最简与或表达式 12:842110010111.0101BCD （）=(01100001.1)2。

13:有函数F AB AC BC ACD =+++,其最简与或表达式为F=( ). 14:F(A,B,C,D)=∑m(0,1,8,10)+∑d(2,3,4,5,11), 其最简与或表达式为F=( ). 15:将下列二进制数转换为十进制数（0.1001）2 = 0.6516、将下列十进制数转换为二进制数（49）10 = (00110001)217:将下列二进制数转换为十进制数（11011）2 = 2718:将下列十进制数转换为二进制数（52.625）10 = (00110100.101)219:若CD B A F +=，则='F ,=F20:若D C B AD C B A F )(+++=，则其最简与或表达式21:若BC A C B A F +++=，则='F，=F 22:若))((B D A C B D D D B F ++++=，则其最简与或表达式 二：单项选择题1：表示一个两位十进制数至少需要（ C ）位二进制数。