实验13 VHDL 三态门

vhdl课程设计三态门一、教学目标通过本节课的学习，学生应掌握三态门的基本原理和VHDL语言的编程方法，能够独立完成三态门电路的设计和验证。

具体目标如下：1.了解三态门的基本原理和功能；2.掌握VHDL语言的基本语法和编程方法；3.熟悉三态门电路的设计流程和验证方法。

4.能够运用VHDL语言编写三态门电路的代码；5.能够使用相关工具对三态门电路进行仿真和验证；6.能够分析并解决三态门电路设计中遇到的问题。

情感态度价值观目标：1.培养学生的创新意识和团队协作精神；2.增强学生对电子工程领域的兴趣和热情；3.培养学生严谨的科学态度和良好的沟通能力。

二、教学内容本节课的教学内容主要包括以下几个部分：1.三态门的基本原理和功能；2.VHDL语言的基本语法和编程方法；3.三态门电路的设计流程和验证方法；4.实际案例分析和相关练习。

具体的教学大纲如下：1.引言：介绍三态门的概念和应用场景；2.三态门的基本原理：讲解三态门的工作原理和电路结构；3.VHDL语言基础：介绍VHDL语言的基本语法和编程方法；4.三态门电路设计：讲解三态门电路的设计流程和注意事项；5.电路验证与仿真：介绍如何使用相关工具对三态门电路进行仿真和验证；6.案例分析与练习：分析实际案例，并进行相关练习。

三、教学方法为了提高学生的学习兴趣和主动性，本节课将采用以下教学方法：1.讲授法：讲解三态门的基本原理和VHDL语言的基本语法；2.讨论法：引导学生进行小组讨论，共同解决问题；3.案例分析法：分析实际案例，让学生更好地理解三态门电路的设计和验证；4.实验法：引导学生动手实践，完成三态门电路的设计和验证。

四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将准备以下教学资源：1.教材：提供相关教材，为学生提供理论知识的学习参考；2.参考书：提供相关参考书，帮助学生深入了解三态门电路的设计和验证；3.多媒体资料：制作课件和教学视频，为学生提供直观的学习资源；4.实验设备：准备实验设备，让学生能够动手实践，提高实际操作能力。

三态输出门与集电极开路门一、实验目的1．学习中规模集成门电路的使用。

2．掌握三态输出门的逻辑功能。

3．学会三态输出门的应用。

二 实验原理三态门是一种特殊的门电路，它与普通的门电路有所不同，它的输出端除了通常为高、低电平两种状态外，还有第三种输出状态—高阻状态，处于高阻状态时，电路与负载之间相当于开路。

它有一个控制端（禁止端或使能端）。

三态门按逻辑功能及控制方式来分有各种不同类型，本实验所采用的型号是74LS125为三态输出四总线缓冲器。

三态门主要用途之一是分时实现总线传输，即用一个传输通道（总线），以选通方式传送多路信息。

电路中将若干个三态门输出端直接接在一总线上，使用时，要求只有一个传输信息的TS 三态输出门控制端处于使能，而其余各TS 门的控制端均处于禁止态。

因为由理论课学习我们知道TS 门输出端不允许并联使用。

所以显然不能同时有两个或两个以上的TS 门的控制端处于使能。

2. 本实验所用OC 与非门（集电极开路门）型号为74LS03(2输入四与非门)。

OC 与非门的输出管的集电极是悬空的，工作时输出端必须通过一只外接电阻R L 和电源V CC ’相连接，以保证输出电平符合电路要求。

OC 门的应用主要有以下三个方面1、 利用电路的“线与”特性，可方便的完成某些特定的逻辑功能。

如下图13.2（A ）所示，将两个OC 与非门输出端直接并联在一起，则它们的输出Y = F A +F B = 21A A ·21B B =2121B B A A即把两个或两个以上OC 与非门“线与”后，可完成“与或非”的逻辑功能。

2、实现多路信息采集，使两路以上的信息共用一个传输通道（总线）。

3、实现逻辑电平的转换，以推动荧光数码管、继电器、MOS 器件等多种数字集成电路。

图13.1 OC 与非门内部逻辑图(A)（B ）图13.2OC 门输出并联运用时负载电阻R L 的选择：图13.1（B ）中由n 个OC 与非门“线与”驱动有m 个输入端的N 个TTL 与非门，为保证OC 与非门输出电平符合逻辑要求，负载电阻R L 阻值的选择范围为；R L （max ） =IHH H CCmInI V V --'00R L （min ） =ILLML CC I m I V V '--'0式中：I 0H ：OC 门输出管截止时（输出高电平）的漏电流（约50uA ） I LM ：OC 门输出低电平时允许最大灌入负载电流（约20mA ） I IH ：负载门高电平输入电流(＜50uA)I IL：负载门低电平输入电流（＜1.6m A＝V CC’：R L外接电源电压n：OC门个数N：负载门个数m：接入电路的负载门输入端总个数。

三态门（总线）2.2 三态门1．基本原理在数字系统中，常常需要把多个门电路的输出端连接在⼀起，⽐如接到数据总线上。

但⼀般的门电路都只有两个输出状态：输出⾼电平状态与输出低电平状态。

把这些门电路的输出端连接在⼀起，在某⼀个时刻，可能会出现⼀个以上的门电路的输出同时为⾼电平状态或者低电平状态，这样就会引起逻辑电平的不确定。

使⽤三态门可以很好地解决这个问题。

三态门电路有三个输出状态：输出⾼电平状态、输出低电平状态，以及输出⾼阻状态。

当三态门电路输出为⾼阻状态时，三态门的输出端相当于开路，对总线上连接的其它器件没有影响。

我们可以利⽤三态门的这个优点对需要通过总线的数据进⾏分时传送，这样数据的传送就不会出现混乱了。

简单的三态门电路如图2.2.1a所⽰，图2.2.1b是它的代表符号。

其中EN为⽚选信号输⼊端，A为数据输⼊端，L为数据输出端。

图2.2.1 三态门电路(a) 电路图(b) 代表符号当EN=0时，TP2和TN2同时导通，为正常的⾮门，输出L=-A；当EN=1时，TP2和TN2同时截⽌，输出为⾼阻状态。

所以，这是⼀个低电平有效的三态门。

三态门的真值表如表2.2.1所⽰。

由真值表可以得出逻辑表达式：当EN=0时，L=-A；当EN=1时，L=Z。

其中Z表⽰⾼阻状态。

表2.2.1 三态门的真值表2．实现⽅案通过FPGA来实现三态门的功能有以下⼏种⽅式：(1) ⽤case语句和if….else语句来实现。

先判断EN是否等于1，如果EN 等于1，则输出端L=Z；如果不等于1，再判断A是否等于0，如果等于0，则输出端L=1，如果不等于0，则输出端L=0。

(2) ⽤if….else语句来实现。

先判断EN是否等于1，如果EN等于1，则输出端L=Z；如果不等于1，则输出L=~A。

(3) ⽤“？：”语句来实现，输出端L=EN ? 1’bZ : (~A)。

3．FPGA的实现下⾯以第三种⽅案为例来进⾏FPGA的实现。

(1) 创建⼯程并设计输⼊①在E：\project\⽬录下，新建名为notif的新⼯程器件族类型（Device Family）选择“Virtex2P”，器件型号（Device）选“XC2VP30 ff896 -7”，综合⼯具（Synthesis Tool）选“XST (VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator(VHDL/Verilog)”。

实验三三态门一、实验目的1.熟悉计三态输出门的逻辑功能和使用方法。

2.掌握用三态门构成公共总线的特点和方法。

二、实验器材1.数字逻辑实验箱2.双踪示波器3.与非门74LS00(1片)、三态门74LS125(1片)三、预习要求1.复习三态门有关知识，了解其逻辑功能及管脚。

2.复习三态门实现总线传输的方法。

四、实验原理1.三态门(TS)三态门有三种输出状态：高电平输出、低电平输出和高阻输出状态。

常见的三态门有控制端高电平有效和低电平有效两种类型。

三态输出门除了有多输入三态与非门，还经常做成单输入、单输出的总线驱动器，并且输入与输出有同相和反相两种类型。

例如：74LS125就是单输入、单输出的控制端低电平有效的同相三态输出门。

即E＝0时，Y＝A；E＝1时为高阻态。

三态门主要用途之一是实现总线传输，各三态门输出端可以并联使用一个传输通道，以选通的方式传送多路信息。

使用时注意输出端并接的三态门只能有一个处于工作状态(E＝0)。

其余必须处于高阻状态(E＝1)。

三态门驱动能力强，开关速度快，在中大规模集成电路中广泛采用三态门输出电路，作为计算机和外围电路的接口电路。

如图2-1为三态门逻辑符号。

A B图2-1 三态门逻辑符号五、实验内容1.三态门逻辑功能测试：查出三态门74LS125的引脚图，验证各三态门逻辑功能。

按图2-1(A)在实验箱上连线，先接上电源和地线，然后用逻辑电平控制输入端A和使能端E，用L显示输出Y的状态，实验结果填入下表：表2-1 74LS125逻辑功能表：2.用三态门74LS125构成公共总线：要求：用三个三态门构成一条公共总线，参考图21(B)。

使三个输入端状态分别为“0”、“1”、CP，观测公共总线输出状态。

(1)按上述要求画出公共总线的逻辑图。

(2)在实验箱上连线：A1、0(GND)，A2、1(Vcc)，A3、CP(1KHz或100KHz信号源输出)，三个使能端E1……E3分别由三个逻辑开关控制其电平的高低。

实验一秒表计数器的设计实验目的:本实验通过设计四种频率可选的数字时钟系统, 以达到熟悉VHDL 语言编程语法、设计思路和熟练掌握Quartus II 开发软件的目的。

二、实验内容:该数字时钟的显示格式如下所示: HH: MM: SS, 其中HH表示时计数的两位, MM表示分计数的两位, SS表示秒计数的两位。

本系统输入信号分别为复位信号rst(高有效)、sel(两位信号, 分别可以选择2分频、4分频8分频和16分频)、clk_in(时钟信号)、8位时输出、8位分输出、8位秒输出(其中高4为表示对应的高半字节、低4位表示的低半字节, 譬如当时间为08:59:30时, 时输出为”0000_1000”,分输出为”0101_1001”,秒输出为”0011_0000”)。

该时钟系统可以通过Sel信号时钟运行的快慢。

三、实验流程:通过对实验内容的分析: 可以考虑时钟系统的可由三部分组成: 1.分频器:分频器为时序电路并且通过《数字电路》理论课程的学习可知由计数器来实现, 同学可以回想一下实验1中是如何实现计数器电路的设计）, 该模块主要产生2.4.8、16分频的时钟信号；2.多路选择器:在VHDL中多路选择器为组合逻辑, 可以有多种实现方法, 在这里主要选用了case语句来实现。

该模块的作用是从分频器中根据Sel信号选择适当的时钟信号；3.时钟控制器:该模块比较复杂, 主要实现功能是实现一个24小时的计时。

当时间为00:00:59的时候下一个时钟到来时状态的跳变为00:01:00, 计时中多数计数为加1操作, 有几个特殊状态需要重点考虑：当时间产生分进数时, 譬如上例。

当时间产生时进数时, 譬如00:01:59时刻的下一个状态为00:02:00;当时间产生时进数时, 譬如00:59:59是个的下一个状态为01:00：00。

当时间产生天进数时, 譬如23:59:59的下一个状态为00:00:00。

四、仿真要求:1、本次试验的结果全部采用功能仿真分析:在结果图中能够看到让复位信号rst为有效的情况下, 所有的输出为00:00:00；2.当频率选择输出分别为”00”、”01”、”10”、”11”时秒为的进数分别包含2.4.8、16倍clk_in的时钟周期；3.可以看到完整的计时周期00:00:00->23:59:59->00:00:00。