实验二 三态门和OC门的研究
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三态门、oc门实验报告 湖南大学数字逻辑
实验二三态门，OC门的设计与仿真一、实验目的熟悉三态门、OC门的原理，用逻辑图和VHDL语言设计三态门、OC门，并仿真。
二、实验内容1．用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。
2．用逻辑图和VHDL语言设计一个OC门（集电极开路门）。
三、实验原理1．三态门，又名三态缓冲器（Tri-State Buffer）用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用。
功能：三态逻辑输出三种不同的状态，其中两种状态常见的逻辑1和逻辑0，第三个状态高阻值，称为高阻态，用Hi-Z或者Z或z表示三态缓冲器比普通缓冲器多了一个使能输入EN，即连接到缓冲器符号底部的信号。
从真值表可以看出，如果是EN=1.则OUT等于IN，就像普通缓冲器一样。
但是当EN=0时，无论输入的值什么，输出结果为高阻态（Hi-Z）。
逻辑图真值表EN A OUT0 0 Hi-Z0 1 Hi-Z1 0 01 1 1波形图2．OC门，又名集电极开路门（opndrn）用途：集电极开路门（OC门）是一种用途广泛的门电路。
典型应用是可以实现线与的功能。
逻辑图真值表A B0 01 Hi-Z波形图四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
实验步骤：1、编写源代码。
打开QuartusⅡ软件平台，点击File中得New建立一个文件。
编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件。
VHDL 设计源代码如下：三态门：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_s ISPORT (enable,datain:IN STD_LOGIC;dataout:OUT STD_LOGIC);END tri_s;ARCHITECTURE bhv OF tri_s ISBEGINPROCESS (enable,datain)BEGINIF enable='1' THEN dataout<=datain;ELSE dataout<='Z';END IF;END PROCESS;END bhv;OC门：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY oc ISPORT(datain:IN STD_LOGIC;dataout:OUT STD_LOGIC);END oc;ARCHITECTURE bhv OF oc ISBEGINPROCESS (datain)BEGINIF (datain='0') THEN dataout<='0';ELSE dataout<='Z';END IF;END PROCESS;END bhv;2、按照实验箱上FPGA的芯片名更改编程芯片的设置。
oc门的研究实验
实验三、OC门的研究一、实验目的：了解负载电阻RL对集电极开路门工作状态的影响；掌握集电极开路门的使用方法；二、实验要求：实现OC门的线与功能：a）用四个OC门线与，驱动四个与非门；b）计算负载电阻RL；c）在该阻值条件下，测量V oh与Vol。
三、实验设计说明：1集电极开路门（OC门）集电极开路门是将推拉式输出改为三极管集电极开路输出的特殊TTL电路，它允许把两或两个以上OC门电路的输出端连接起来以完成一定的逻辑功能。
其逻辑符号如图：OC门共用一个集电极负载电阻RL和电源VC，从而可将n个OC门的输出端并联使用，使n个OC门输出相线与，从而完成与或非的逻辑功能。
假定将n个OC门输出端并联去驱动m个TTL与非门，则负载RL可根据OC门数目n与负载TTL与非门的数目m进行选择。
为保证输出的高、低电平符合所在数字系统的要求，对外接集电极负载电阻RL的数值选择范围为：测得：RLmax=4791欧姆，RLmin=1562欧姆。
式中：IOH—OC门输出管截止时的漏电流ILM—OC门所允许的最大负载电流IIH—负载门的高电平输入电流IIL—负载门的低电平输入电流VCC—负载电阻所接的外电源电压n—线与输出的OC门个数m’—负载门的个数m—接入电路的负载门输入端的总个数本实验74LS01(OC与非门)的电特性如下表四、实验设备与元器件：1．数字电路与系统实验箱1台2．数字万用表1块3．元器件74LS01 1片74LS00 1片电阻变阻器1个五、实验数据及分析实验中测量所得数据如下：电阻R(欧姆）不同状态下的电压值输入端电平电压值VOH/VOL(伏特）A B C D0 0 0 00 0 0 10 0 1 10 1 1 11 1 1 1分析：所得实验数据回代入公式结果符合理论。
且测得的电压值的变化规律随着输入OC门高电平输入端个数增加而减小，且不输入高信号和输入高信号之间电压差距明显，符合理论分析结果。
测得的电阻符合理论计算值的Rmax<R<Rmin,测得的电压值也近似等于按表格里查找所得的电压值。
三态门实验报告
三态门实验报告三态门实验报告引言：在科学研究中，实验是获取真实数据和验证理论的重要方法之一。
本次实验旨在研究三态门的工作原理和应用。
通过实验，我们能够深入了解三态门的特性，并进一步探究其在现实生活中的应用。
一、实验目的本次实验的目的是通过搭建三态门电路，观察和分析三态门的工作原理，探究其在数字电路中的应用。
二、实验材料和仪器本次实验所需材料和仪器如下：1. 电路板2. 三态门芯片3. 连接线4. 电源5. 开关6. LED灯三、实验步骤1. 将三态门芯片插入电路板中，并用连接线连接芯片和其他元件。
2. 将电源接入电路板，确保电路板正常供电。
3. 通过开关控制输入信号，观察LED灯的亮灭情况。
四、实验结果和分析通过实验观察和数据记录，我们得出以下实验结果和分析：1. 当输入信号为低电平时，LED灯熄灭。
2. 当输入信号为高电平时，LED灯点亮。
3. 当输入信号为无效电平时，LED灯保持上一状态。
根据实验结果，我们可以得出以下结论：三态门是一种数字逻辑门，具有三个输入端和一个输出端。
它的工作原理是根据输入信号的不同状态，输出相应的电平。
当输入信号为低电平时，输出为低电平；当输入信号为高电平时，输出为高电平；当输入信号为无效电平时，输出保持上一状态。
五、三态门的应用三态门在数字电路中有广泛的应用。
以下是一些常见的应用场景：1. 数据总线控制：在计算机系统中，三态门常用于数据总线的控制，实现数据的传输和共享。
2. 内存芯片：三态门可以用于内存芯片的控制线路，实现数据的读取和写入。
3. 多路选择器：三态门可以用于多路选择器的实现，根据输入信号的不同状态，选择不同的输入通路。
4. 缓冲器：三态门可以用作缓冲器，将信号从一个电路传递到另一个电路，保持信号的强度和波形。
六、实验总结通过本次实验，我们深入了解了三态门的工作原理和应用。
三态门作为一种重要的数字逻辑门，在现代电子技术中起着重要的作用。
通过进一步研究和实践，我们可以更好地应用三态门，推动数字电路技术的发展。
实验三 0C门和三态门的应用(3)
图4.26
用OC门实现两组数据传输线路图
实验三 0C门和三态门的应用
三、实验内容及步骤
表4.8
M 0 1 0 1 A1 A2 A3 A4 1 0 0 0 0 0 1 1 1．集电极开路(OC)门实验
OC门数据分时传输
B1 B2 B3 B4 0 0 0 1 1 1 1 0 L1 L2 L3 L4
L1 A 1 M B1M A 1M B1M M 0, L1 B1 M 1, L1 A 1
实验三 0C门和三态门的应用
二、实验原理和电路
1．集电极开路门(OC门)
图4.19
Hale Waihona Puke 0C与非门逻辑符号 图4.20 0C与非门“线与”应用
实验三 0C门和三态门的应用
二、实验原理和电路
1．集电极开路门(OC门) RL的计算方法可通过图4.21来说明。如果n个OC门“线与” 上式中: 驱动N个TTL“与非”门，则负载电阻 RL可以根据“线与”的“与非” 门(OC)数目n和负载门的数目N来进行选择。 为保证输出电平符合逻辑关系，RL的数值范围为： IOH—OC门输出管的截止漏电流。 ILM—OC门输出管允许的最大负载电流。 IIL—负载门的低电平输入电流。 EC—负载电阻RL所接的外接电源电压。 IIH—负载门的高电平输入电流。 n—“线与”输出OC门的个数。 N—负载门的个数。 m—接入电路的负载门输入端个数。 RL的大小会影响输出波形的边沿时间，在工 作速度较高时，RL的值应尽量小，接近RLmin。
图4.21
实验三 0C门和三态门的应用
二、实验原理和电路
2．三态门
三态门有三种状态0、1、高阻态。处于高阻态时，电路与负载之 间相当于开路。图4.22(a)是三态门的逻辑符号，它有一个控制 N 端(又称禁止端或使能端) E, =1为禁止工作状态，Q呈高阻状态； EN =0为正常工作状态，Q=A。 EN
(完整版)OC门及三态门解析
EXIT
二、集成逻辑门电路的选用
若要求功耗低、抗干扰能力强，则应选用 工C根M作据O频S电率电路1路工M。作H其z要以中求下C和、M市驱O场S动4因0能0素0力等系要综列求合一不决般高定用的于 场合；HCMOS 常用于工作频率 20 MHz 以下、 要求较强驱动能力的场合。
若对功耗和抗干扰能力要求一般，可选用 TTL 电路。目前多用 74LS 系列，它的功 耗较小，工作频率一般可用至 20 MHz； 如工作频率较高，可选用 CT74ALS 系列， 其工作频率一般可至 50 MHz。
1. 电路、逻辑符号和工作原理 三态门的输出有0、1、高阻三种状态，故称三态门。
当出现高阻状态时，门电路的输出阻抗很大，使得输入 和输出之间呈现开路状态。
当 EN = 0 时，Y = AB， 三态门处于工作态；
当 EN = 1 时，三态门输出呈 EN 称使能信号或控制信号， 现高阻态，又称禁止态。 A、B 称数据信号。
注意：使用时， OC门公共输出端和电源 VCC 间接上拉电阻
三态门：输出0，输出1，输出高阻
注意：三态门输出端可并联使用，但同一时刻只能有一个 门工作，其他门输出处于高阻状态。
•TTL门电路的使用注意事项
EXIT
三、CMOS 数字集成电路应用要点
(一)CMOS 数字集成电路系列
CMOS4000 系列
EXIT
应用集成门电路时，应注意：
(1)电源电压的正确使用
TTL电路只能用＋5 V(74系列允许误差±5%)；CMOS 4000 系列可用 3 ~ 15 V；HCMOS系列可用 2 ~ 6 V； CTMOS 系列用 4.5 ~ 5.5 V。一般情况下，CMOS 门多 用 5 V，以便与 TTL 电路兼容。
二、集成逻辑门电路的选用
若要求功耗低、抗干扰能力强，则应选用 工C根M作据O频S电率电路1路工M。作H其z要以中求下C和、M市驱O场S动4因0能0素0力等系要综列求合一不决般高定用的于 场合；HCMOS 常用于工作频率 20 MHz 以下、 要求较强驱动能力的场合。
若对功耗和抗干扰能力要求一般，可选用 TTL 电路。目前多用 74LS 系列，它的功 耗较小，工作频率一般可用至 20 MHz； 如工作频率较高，可选用 CT74ALS 系列， 其工作频率一般可至 50 MHz。
1. 电路、逻辑符号和工作原理 三态门的输出有0、1、高阻三种状态，故称三态门。
当出现高阻状态时，门电路的输出阻抗很大，使得输入 和输出之间呈现开路状态。
当 EN = 0 时，Y = AB， 三态门处于工作态；
当 EN = 1 时，三态门输出呈 EN 称使能信号或控制信号， 现高阻态，又称禁止态。 A、B 称数据信号。
注意：使用时， OC门公共输出端和电源 VCC 间接上拉电阻
三态门：输出0，输出1，输出高阻
注意：三态门输出端可并联使用，但同一时刻只能有一个 门工作，其他门输出处于高阻状态。
•TTL门电路的使用注意事项
EXIT
三、CMOS 数字集成电路应用要点
(一)CMOS 数字集成电路系列
CMOS4000 系列
EXIT
应用集成门电路时，应注意：
(1)电源电压的正确使用
TTL电路只能用＋5 V(74系列允许误差±5%)；CMOS 4000 系列可用 3 ~ 15 V；HCMOS系列可用 2 ~ 6 V； CTMOS 系列用 4.5 ~ 5.5 V。一般情况下，CMOS 门多 用 5 V，以便与 TTL 电路兼容。
三态门和集电极开路(OC)门实验报告
4、验证 74LS03 集成电机开路门的逻辑功能
接上拉电阻
不接上拉电阻
A/V
B/V
Y/V
A/V
B/V
Y/V
4.93
4.93
0.17
4.93
4.93
0
4.93
0
12.15
0
0
0
0
4.93
12.15
0
4.93
0
0
0
12.15
4.93
0
0
由上表可得，当不接上拉电阻时，Y 端始终为 0；当接上拉电阻时，Y 当且仅
当 A、B 同时为高电压时取低电压，74LS03 集成电机开路门实现了与非门的功能。
5、74LS03 实现线与、电平转换功能
VB
VA
VF
4.93
4.93
0.12
4.93
0
4.93
0
4.93
4.93
0
0
4.93
由上表和电路图可得，只要 A、B 中有一个低电平那么输出端就为低电平，
逻辑上实现了线与的关系。
示：
数据选择器
e）三态门构成双向数据收发器及总线数据传输 :
• DIR1 = 1 且 DIR2 = 0 时，数据传送方向从 X → Y • DIR1 = 0 且 DIR2 = 1 时，数据传送方向从 Y → X
三态门和集电极开路(OC)门
2010-10-15
Page 4 of 9
f)集电极开路门总线数据收发传输: 电路图和功能表如下
如下图表所示：
三态门和集电极开路ge 2 of 9
74LS125 芯片
3、集电极开路（OC）门：
a）对 TTL 逻辑门，将逻辑门电路输出级的三极管 T4 去掉， 此时 T5 的集电极直接输出，T5 集电极呈开路状态，其输 出驱动电源由外部提供。
东南大学数字电路实验报告(二)
东南大学电工电子实验中心实验报告课程名称：数字逻辑电路实验第二次实验实验名称：门电路和组合逻辑院（系）：电气工程专业：电气工程及自动化姓名：学号：实验室: 104 实验时间：2013年11月8日评定成绩：审阅教师：一、实验目的（1）掌握TTL和CMOS器件的静态特性和动态特性测量方法及这些特性对数字系统设计的影响；（2）掌握通过数字器件手册查看器件静态和动态特性参数；（3）掌握不同结构的数字器件之间的互连；（4）掌握OC门和三态门的特性和使用方法；（5）加深示波器测量技术的训练；（6）掌握小规模组合逻辑的工程设计方法；（7）了解竞争和冒险的产生原因，消除方法，掌握用示波器和逻辑分析捕捉毛刺的方法。
二、实验器材74LS00 74LS2074LS244 74HC0174LS04三、 必做实验1.（1）用 OC 门实现三路信号分时传送的总线结构a. 用OC 门实现三路信号分时传送的总线结构，框图如图所示，功能如表所示。
（注意OC 门必须外接负载电阻和电源，E C 取5V ）待设计电路D 2D 1D 0A 2A 1A 0Y图 三路分时总线原理框图① 查询相关器件的数据手册，计算OC 表 设计要求的逻辑功能控制输入输出 A 2A 1 A 0 Y 01D 0连接电路。
)(107.66105.039.45'36min max Ω⨯=⨯⨯-=⋅+-=-IH CEO OH C C I N nI V E R )(5.911102.526.053max ax min Ω=⨯-=⋅--=-IL OL OLm C C I N I V E R选取Ω=k R C 2。
设计图如右图所示接线图如下② 静态验证：控制输入和数据输入端加高低电平，用电压表测量输出高低电平的电压值，注意测量A 2A 1A 0=000时的输出值。
E c =A 2A1AD2D1D输出Y电压/V001X X00001X X11010X0X0010X1X11000X X01001X X1000X X X1③动态验证：控制输入加高低电平，数据输入端加连续脉冲信号，用示波器双踪显示输入和输出波形，测量波形的峰峰值、高电平电压和低电平电压，对结果进行分析并解释为什么要选择“DC”。
实验一_三态门和OC门的应用
1.三态门（非门）：74LS244 2. OC门：74LS01 3. 反相器：74LS04
74LS04 六反相器
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y 6 GND 7
74LS04
14 VCC 13 6A 12 6Y 11 5A 10 5Y 9 4A 8 4Y
YA
74LS01 四2输入与非门(OC)
2.用OC“与非”门实现三路信号分时传递的总线结构（不做）
框图如图1所示，功能如表1所示。 验证：
(1)静态验证：控制输入端和数据输入端加高、低电平，用 电压表测量输出高、低电平的电压值；
(2)动态验证：控制输入端加高、低电平，数据输入端加连 续脉冲，用示波器对应地观察数据输入波形和输出波形；
四、实验步骤
1.用三态门实现三路信号分时传递的总线结构 电路原理图
三态门 74LS244
反相器 74LS04
(1)按照下图接线；
D2 (K5)
+5V
20 19 18 17 16 15 14 13 12 11
74LS244
1 2 3 4 5 6 7 8 9 10
20 19 18 17 16 15 14 13 12 11
2.根据要求设计得任务应有设计过程和设计逻辑图，记录 实际检测结果，并进行分析。
控制输入输出控制输入端和数据输入端加高低电平进行测试用电压表测量输出高低电平的电压值133动态验证
实验一 三态门和OC门的应用
一．实验目的 二．实验器件 三．实验内容 四．实验步骤 五．实验报告和结果
一、实验目的1ຫໍສະໝຸດ 熟悉两种特殊的门电路：三态门和OC门； 2.了解“总线”结构的工作原理。
二、实验器件
(3)动态验证：
74LS04 六反相器
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y 6 GND 7
74LS04
14 VCC 13 6A 12 6Y 11 5A 10 5Y 9 4A 8 4Y
YA
74LS01 四2输入与非门(OC)
2.用OC“与非”门实现三路信号分时传递的总线结构（不做）
框图如图1所示，功能如表1所示。 验证：
(1)静态验证：控制输入端和数据输入端加高、低电平，用 电压表测量输出高、低电平的电压值；
(2)动态验证：控制输入端加高、低电平，数据输入端加连 续脉冲，用示波器对应地观察数据输入波形和输出波形；
四、实验步骤
1.用三态门实现三路信号分时传递的总线结构 电路原理图
三态门 74LS244
反相器 74LS04
(1)按照下图接线；
D2 (K5)
+5V
20 19 18 17 16 15 14 13 12 11
74LS244
1 2 3 4 5 6 7 8 9 10
20 19 18 17 16 15 14 13 12 11
2.根据要求设计得任务应有设计过程和设计逻辑图，记录 实际检测结果，并进行分析。
控制输入输出控制输入端和数据输入端加高低电平进行测试用电压表测量输出高低电平的电压值133动态验证
实验一 三态门和OC门的应用
一．实验目的 二．实验器件 三．实验内容 四．实验步骤 五．实验报告和结果
一、实验目的1ຫໍສະໝຸດ 熟悉两种特殊的门电路：三态门和OC门； 2.了解“总线”结构的工作原理。
二、实验器件
(3)动态验证：
OC门和三态门
OC门和三态门集电极开路门电路（OC门）在TTL与非门电路中将T4解掉换成电阻R c（如下图）：其逻辑功能并没有改变，仍有A=B=1， T5导通，输出端为低电平Y=0。
A、B中只要有一个0， T5截止，输出端为高电平5V（TTL与非门输出高电平Yv OH＝3.6V），Y=1。
由R4取代T4，显然逻辑功能未变，但速度大为降低。
把R4不做在集成电路的内部（T5的集电极处于开路状态），使用OC门集成块时，用户必须选定合适的阻值，将R c接到门的输出端与电源之间，该OC门才能具有稳定的逻辑功能（如不把R c接进去，任其集电极开路，该电路不具备正常的逻辑功能）。
这种电路称为集电极开路门电路——简称OC门。
用如下符号表示：OC门的最大特点是具有线与功能。
几个OC门共用一个R c（输出端并接在一起），其输出为单个OC门输出之积（与）。
可以等于也可以大于v cc。
三态输出门电路（TS（Three-state output Gate）门）上图为三态门输出门电路的原理图。
在图中，如果将虚线方框内的两个反相器和一个二极管剪掉，剩下的部分就是典型的TTL与非门电路。
所谓三态是指输出端而言。
普通的TTL与非门其输出极的两个晶体管T4、T5始终保持一个导通，另一个截止的推拉状态。
T4导通，T5截止，输出高电平Y=1；T4截止，T5导通，输出低电平，Y=0。
三态门除了上述两种状态外，又出现了T4、T5同时截止的第三种状态。
因为晶体管截止时c、e之间是无穷大阻抗，输出端Y对地、对电源（v cc）阻抗无穷大。
因此这第三种状态也称高阻状态。
现对三种状态进行分析：控制信号可在E N处加入，也可在处加入：E N＝0，＝1，则C=0，v B1=0.9V，v c2＝0.9Vv B4＝v c2＝0.9V，T4截止（T4导通的电位v B4>1.4V）v B1=0.9V，T5截止，输出端Y为高阻状态。
E N＝1，＝0，C=1，对与非门另两个A、B输入端无影响，为正常的与非门电路。
实验 OC门和三态门28页PPT
拉
60、生活的道路一旦选定，就要勇敢地是生活，而且是现在、过 去和未 来文化 生活的 源泉。 ——库 法耶夫 57、生命不可能有两次，但许多人连一 次也不 善于度 过。— —吕凯 特 58、问渠哪得清如许，为有源头活水来 。—— 朱熹 59、我的努力求学没有得到别的好处， 只不过 是愈来 愈发觉 自己的 无知。 ——笛 卡儿
实验 OC门和三态门
16、人民应该为法律而战斗，就像为 了城墙 而战斗 一样。 ——赫 拉克利 特 17、人类对于不公正的行为加以指责 ，并非 因为他 们愿意 做出这 种行为 ，而是 惟恐自 己会成 为这种 行为的 牺牲者 。—— 柏拉图 18、制定法律法令，就是为了不让强 者做什 么事都 横行霸 道。— —奥维 德 19、法律是社会的习惯和思想的结晶 。—— 托·伍·威尔逊 20、人们嘴上挂着的法律，其真实含 义是财 富。— —爱献 生
60、生活的道路一旦选定，就要勇敢地是生活，而且是现在、过 去和未 来文化 生活的 源泉。 ——库 法耶夫 57、生命不可能有两次，但许多人连一 次也不 善于度 过。— —吕凯 特 58、问渠哪得清如许，为有源头活水来 。—— 朱熹 59、我的努力求学没有得到别的好处， 只不过 是愈来 愈发觉 自己的 无知。 ——笛 卡儿
实验 OC门和三态门
16、人民应该为法律而战斗，就像为 了城墙 而战斗 一样。 ——赫 拉克利 特 17、人类对于不公正的行为加以指责 ，并非 因为他 们愿意 做出这 种行为 ，而是 惟恐自 己会成 为这种 行为的 牺牲者 。—— 柏拉图 18、制定法律法令，就是为了不让强 者做什 么事都 横行霸 道。— —奥维 德 19、法律是社会的习惯和思想的结晶 。—— 托·伍·威尔逊 20、人们嘴上挂着的法律，其真实含 义是财 富。— —爱献 生
实验二 三态门和OC门的研究
实验二 三态门和OC门的研究 一、实验目的
(1) 熟悉两种特殊的门电路：三态门和OC门； (2) 了解“总线”结构的工作原理。 二、实验原理
数字系统中，有时需把两个或两个以上集成逻辑门的输出端连接起来，完成一定的逻
辑功能。普通TTL门电路的输出端是不允许直接连接的。图2_1示出了两个TTL门输出短 接的情况，为简单起见，图中只画出了两个与非门的推拉式输出级。设门A处于截止状态， 若不短接，输出应为高电平；设门B处于导通状态，若不短接，输出应为低电平。在把门 A和门B的输出端作如图3_2_1所示连接后，从电源Vcc经门A中导通的T4、D3和门B中导 通的 T5到地，有了一条通路，其不良后果为：图3_2_1 不正常情况：普通TTL门电路输 出端短接
图3_2_5 计算OC门外接电阻Rc的工作状态
m'(7)个输入端(a) 计算Rc最大值(b) 计算Rc最小值图3_2_5 计算OC门外接电阻Rc的 工作状态
其中 IcEO -- OC门输出三极管T5截止时的漏电流； Ec — 外接电源电压值； m -- TTL负载门个数； n — 输出短接的OC门个数； m’— 各负载门接到OC门输出端的输入端总和。 Rc值的大小会影响输出波形的边沿时间，在工作速度较高时，Rc的取值应接近
当74系列或74LS系列TTL电路驱动CD4000系列或74HC系列CMOS电路时，不能直接 驱动，因为74系列的TTL电路VOH(min) = 2.4V，74LS系列的TTL电路VOH(min)=2.7V， CD4000系列的CMOS电路VIH(min)=3.5V，74HC系列CMOS电路VIH(min)=3.15V，显 然不满足VOH(min) ≥ VIH(min)
最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻Rc，如图3_2_4所 示。
(1) 熟悉两种特殊的门电路：三态门和OC门； (2) 了解“总线”结构的工作原理。 二、实验原理
数字系统中，有时需把两个或两个以上集成逻辑门的输出端连接起来，完成一定的逻
辑功能。普通TTL门电路的输出端是不允许直接连接的。图2_1示出了两个TTL门输出短 接的情况，为简单起见，图中只画出了两个与非门的推拉式输出级。设门A处于截止状态， 若不短接，输出应为高电平；设门B处于导通状态，若不短接，输出应为低电平。在把门 A和门B的输出端作如图3_2_1所示连接后，从电源Vcc经门A中导通的T4、D3和门B中导 通的 T5到地，有了一条通路，其不良后果为：图3_2_1 不正常情况：普通TTL门电路输 出端短接
图3_2_5 计算OC门外接电阻Rc的工作状态
m'(7)个输入端(a) 计算Rc最大值(b) 计算Rc最小值图3_2_5 计算OC门外接电阻Rc的 工作状态
其中 IcEO -- OC门输出三极管T5截止时的漏电流； Ec — 外接电源电压值； m -- TTL负载门个数； n — 输出短接的OC门个数； m’— 各负载门接到OC门输出端的输入端总和。 Rc值的大小会影响输出波形的边沿时间，在工作速度较高时，Rc的取值应接近
当74系列或74LS系列TTL电路驱动CD4000系列或74HC系列CMOS电路时，不能直接 驱动，因为74系列的TTL电路VOH(min) = 2.4V，74LS系列的TTL电路VOH(min)=2.7V， CD4000系列的CMOS电路VIH(min)=3.5V，74HC系列CMOS电路VIH(min)=3.15V，显 然不满足VOH(min) ≥ VIH(min)
最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻Rc，如图3_2_4所 示。
三态门电路实验报告
实验二（1）三态门电路设计班级姓名学号一、实验目的熟悉QuartusII仿真软件的基本操作，并用VHDL/Verilog语言设计一个三态门。
二、实验内容1、熟悉QuartusII软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用VHDL语言设计一个三态门，最终在FPGA芯片上编程指令译码器，并验证逻辑实现。
三、实验方法1、实验方法：采用基于FPGA进行数字逻辑电路设计的方法。
采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱。
2、实验步骤：1、新建，编写源代码。
(1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路径+设置project name为stm）-【next】（设置文件名zlym.vhd—在【add】）-【properties】（type=AHDL）-【next】（family=FLEX10K；name=EPF10K10TI144-4）-【next】-【finish】(2).新建：【file】-【new】（第二个AHDL File）-【OK】2、写好源代码，保存文件（stm.vhd）。
3、编译与调试。
确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译。
编译结果有一个警告，文件编译成功。
4、波形仿真及验证。
新建一个vector waveform file。
按照程序所述插入EN,A以及dataout)四个节点（EN,A为输入节点，dataout为输出节点）。
(操作为：右击-【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。
任意设置EN,A的输入波形…点击保存按钮保存。
三态门实验
题目：4.3三态门实验目录1. 数字逻辑和数字系统实验 (3)1.1.三态门实验 (3)1.1.1.实验目的 (3)1.1.2.实验内容 (3)1.1.3.实验方法 (3)1.2.实验结果....................................................................... 错误！未定义书签。
2.实验图片 (5)1. 数字逻辑和数字系统实验三态门实验实验目的：1.掌握三态门逻辑功能和使用方法。
2.掌握用三态门构成总线的特点和方法。
3.初步学会用示波器测量简单的数字波形。
实验内容：1.74LS125三台们的输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
2. 74LS125三台们的输出负载为74LS00一个与非门输入端。
74LS00同一个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。
同时测试74LS125三态输出时74LS00输出值。
3.用74LS125两个三态门输出构成一条总线。
使两个控制端一个为低电平，另一个为高电平，一个三态门的输入接50KHz信号，另一个三态门的输入接500KHz信号，用示波器观察三态门的输出。
实验方法1.实验所用仪器和仪表：四2输入正与非门74LS00 1片三态输出的四总线缓冲门74LS125 1片万用表示波器2.实验接线图：实验结果1.当74LS00引脚2为低电平时，测试74LS125引脚3和74LS00引脚3，结果如下：三态门输出高电平 4.58V三态门输出低电平0.11V三态门三态输出 2.30V74LS00引脚3输出 4.53V2.当74LS00引脚2为低电平时，测试74LS125引脚3和74LS00引脚3，结果如下：三态门输出高电平 4.26V三态门输出低电平0.11V三态门三态输出 1.68V74LS00引脚3输出0.18V3.用三态门74LS125构成总线时，只要将三态门输出并联即可，在任何时刻，构成总线的三态门中只允许一个控制端为低电平其余控制端应为高电平。
实验12_集电极开路门和三态门
规范值 范 围
≤0.1mA
0.35V
0.8 mA 2.4 mA 17 ns 15 ns
≤0.5V ≤0.1mA ≤20 uA ≤0.4mA ≤1.6mA ≤4.4mA ≤32ns ≤28ns
VCC 14
13
12
11
10
9
8
&
&
&
&
&
1
2
3
4
5
6
7 GND
图 12-2 集电极开路与非门 74LS01 引脚图及逻辑符号
2. OD 门 如同 TTL 电路中的 OC 门一样，CMOS 门的输出电路结构也可以作成漏极开路的形式 （见图 1.2-3 所示 40107 OD 门）。在 CMOS 电路中，这种输出结构经常用在输出缓冲/驱动 器中，或者用于输出电平的转换，以满足吸收大负载电流的需要，也可以用于实现“线 与”。
31
Vcc
A
B
T1
EN 1
1
T4
T2 Y
T5 D
(a)
A
&
B
Y
EN
EN
32
实验报告· 实验 1.2 集电极开路门和三态门的性能与应用
Vcc
T4
A
B
T1
T2 Y
T5
EN 1
D
A
&
B
Y
EN
EN
图 12-5 三态输出门的电路图和图形符号
(a) 控制端高电平有效 (b) 控制端低电平有效
三态门增加了一个控制端，从而有高电平，低电平，高阻态三种输出状态。当控制端处
00 01
0.1145 4.229
oc门_三态门_线与
锁存器：输出端的状态不会随输入端的状态变化而变化，只有在有锁存信号时输入的状态被保存到输出，直到下一个锁存信号。
通常只有0和1两个值。
典型的逻辑电路是D触发器。
缓冲器：多用在总线上，提高驱动能力、隔离前后级，缓冲器多半有三态输出功能。
三态缓冲器就是典型的线与逻辑器件，可允许多个器件挂在一条总线上，当然OC输出也可用在线与逻辑应用上。
OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。
为什么引入OC门？实际使用中,有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。
因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。
OC门主要用于3个方面：实现与或非逻辑，用做电平转换，用做驱动器。
由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。
OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。
线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。
在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。
在硬件上，可用OC门或三态门（ST门）来实现。
用OC门实现线与，应同时在输出端口应加一个上拉电阻。
三态门（ST门），主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。
实验三 三态门实验报告
实验三三态门实验报告实验三三态门实验报告引言：在数字电路中，门电路是最基本的组成单元之一。
而三态门是一种特殊的门电路，它具有三种输出状态：高电平、低电平和高阻态。
本实验旨在通过实际搭建和测试三态门电路，深入了解其工作原理和应用。
一、实验目的本实验的主要目的是通过搭建和测试三态门电路，掌握其工作原理和特性。
具体目标如下：1. 理解三态门的概念和功能；2. 学会使用逻辑门芯片搭建三态门电路；3. 掌握三态门的输出状态和切换条件。
二、实验器材和仪器1. 逻辑门芯片：74LS125或74HC125；2. 面包板、导线等实验器材；3. 示波器、数字万用表等测量仪器。
三、实验原理三态门是一种具有三种输出状态的门电路，其输出可以是高电平、低电平或高阻态。
它通过控制输入端的使能信号来切换输出状态。
当使能信号为高电平时，三态门处于开启状态，输出与输入信号一致；当使能信号为低电平时，三态门处于关闭状态，输出为高阻态，即不对外输出信号。
四、实验步骤1. 将74LS125或74HC125逻辑门芯片插入面包板中，注意引脚与连接线的对应关系；2. 连接电源和地线，确保电路正常供电；3. 将输入信号接入逻辑门芯片的输入端，同时连接使能信号；4. 使用示波器或数字万用表等测量仪器，测试逻辑门芯片的输出信号；5. 调节输入信号和使能信号，观察三态门的输出状态变化。
五、实验结果与分析通过实验，我们得到了三态门的输出状态和切换条件。
当使能信号为高电平时，三态门处于开启状态，输出与输入信号一致；当使能信号为低电平时，三态门处于关闭状态，输出为高阻态。
这种特性使得三态门在数字电路设计中具有广泛的应用。
六、实验应用三态门在数字电路设计中有着重要的应用。
首先，它可以用于数据总线的连接和控制，实现多个设备之间的数据传输和共享。
其次，三态门还可以用于电路的隔离与保护，防止信号干扰和短路等问题。
此外，三态门还可以用于多路选择器和数据缓存等电路的设计与实现。
实验 OC门和三态门
F = AB + CD+ EF
实验内容和步骤
（1）OC门应用 OC门应用 ①TTL集电极开路与非门74LS01负载电阻 TTL集电极开路与非门74LS01负载电阻 RL的确定。 用两个集电极开路与非门“线与” 用两个集电极开路与非门“线与”使用驱 动一个TTL非门；按图1 动一个TTL非门；按图1–2–4连接实验电路， 负载电阻R 用一只200 电阻和100k 负载电阻RL用一只200 电阻和100k 电位 器串联而成，用实验方法确定和的阻值， 并和理论计算值相比较。填入表1 并和理论计算值相比较。填入表1–2–2中。
假设将n OC门的输出端并联“线与”，负载是m 假设将n个OC门的输出端并联“线与”，负载是m 个TTL与非门的输入端，为了保证OC门的输出电 TTL与非门的输入端，为了保证OC门的输出电 平符合逻辑要求，OC门外接负载电阻R 平符合逻辑要求，OC门外接负载电阻RL的数值应 介于与所规定的范围值之间。
UOH —— OC门输出高电平； OC门输出高电平； UOL ―― OC门输出低电平； OC门输出低电平； ――负载电阻所接的外接电源电压； ――负载电阻所接的外接电源电压； ――接入电路的负载门输入端个数； ――接入电路的负载门输入端个数； ――“线与”输出的OC门的个数； ――“线与”输出的OC门的个数； ――负载门的个数； ――负载门的个数； IIH――负载门高电平输入电流； IH――负载门高电平输入电流； IIL――负载门低电平输入电流； IL――负载门低电平输入电流； IOLmax――OC门导通时允许的最大负载电流； OLmax――OC门导通时允许的最大负载电流； IOH――OC门输出截止时的漏电流。 OH――OC门输出截止时的漏电流。
OC门电路应用范围较广泛，利用电路的 OC门电路应用范围较广泛，利用电路的 “线与”特性，可以方便地实现某些特定 线与” 的逻辑功能，例如：把两个以上OC结构的 的逻辑功能，例如：把两个以上OC结构的 与非门“线与”可完成“与或非” 与非门“线与”可完成“与或非”的逻辑 功能；实现电平的转换等任务。
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图3_2_7 三态门总线传输方式
表3_2_1 单向总线逻辑功能
表3_2_2 双向总线逻辑功能
三、预习要求 (1)根据设计任务的要求，画出逻辑电路图，并注明管脚号。 (2)拟出记录测量结果的表格。 (3)完成第七项中的思考题1、2、3。
四、实验内容图3_2_8 设计要求框图
1、用三态门实现三路信号分时传送的总线结构。框图如图3_2_8所示，功能如表 3_2_3所示。
74LS244 2片， 逻辑开关盒1个 电阻1kΩ 3只
当74系列或74LS系列TTL电路驱动CD4000系列或74HC系列CMOS电路时，不能直接 驱动，因为74系列的TTL电路VOH(min) = 2.4V，74LS系列的TTL电路VOH(min)=2.7V， CD4000系列的CMOS电路VIH(min)=3.5V，74HC系列CMOS电路VIH(min)=3.15V，显 然不满足VOH(min) ≥ VIH(min)
实验二 三态门和OC门的研究
其中:VOH(min)--门电路输出高电平VOH的下限值； VOL(max) --门电路输出低电平VOL的上限值； IOH(max)--门电路带拉电流负载的能力，或称放电流能力； IOL(max)—门电路带灌电流负载的能力，或称吸电流能力； VIH(min)--为能保证电路处于导通状态的最小输入(高)电平； VIL(max) --为能保证电路处于截止状态的最大输入(低)电平。 IIH — 输入高电平时流入输入端的电流； IIL -- 输入低电平时流出输入端的电流。
电路为正常的工作状态，实现Y = 输出呈高阻状态。
AB
；当 EN = 1时，电路为禁止工作状态，Y
图3_2_6 三态门的结构和逻辑符号
三态门电路用途之一是实现总线传输。总线传输的方式有两种，一种是单向总线， 如图3_2_7(a)所示，功能表见表3_2_1所示，可实现信号A1、A2、A3向总线Y的分时传 送；另一种是双向总线，如图3_2_7(b)所示，功能表见表3_2_2所示，可实现信号的分时 双向传送。单向总线方式下，要求只有需要传输信息的那个三态门的控制端处于使能状 态(EN = 1)，其余各门皆处于禁止状态(EN = O)，否则会出现与普通TTL门线与运用时同 样的问题，因而是绝对不允许的。
图3_2_5 计算OC门外接电阻Rc的工作状态
m'(7)个输入端(a) 计算Rc最大值(b) 计算Rc最小值图3_2_5 计算OC门外接电阻Rc的 工作状态
其中 IcEO -- OC门输出三极管T5截止时的漏电流；
Ec — 外接电源电压值；
m -- TTL负载门个数；
n — 输出短接的OC门个数；
最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻Rc，如图3_2_4所 示。
图3_2_4 TTL(OC)门驱动CMOS电路的电平转换
(2)实现多路信号采集，使两路以上的信息共用一个传输通道(总线)； (3)利用电路的线与特性方便地完成某些特定的逻辑功能。 在实际应用时，有时需将几个OC门的输出端短接，后面接m个普通TTL与非门作为负载， 如图3_2_5所示。为保证集电极开路门的输出电平符合逻辑要求，Rc的数值选择范围为：
m’— 各负载门接到OC门输出端的输入端总和。
Rc值的大小会影响输出波形的边沿时间，在工作速度较高时，Rc的取值应接近
Rc(min)。
2．三态门
三态门，简称TSL(Three-state Logic)门，是在普通门电路的基础上，附加使能控制端
和控制电路构成的。图3_2_6所示为三态门的结构和逻辑符号。三态门除了通常的高电平
和低电平两种输出状态外，还有第三种输出状态——高阻态。处于高阻态时，电路与负
载之间相当于开路。图(a)是使能端高电平有效的三态_与__非__ 门，当使能端EN = 1时，电路
为正常的工作状态，与普通的与非门一样，实现y = AB ；当EN = 0时__，___为_ 禁止工作
状态，y输出呈高阻状态。图(b)是使_能__端__低电平有__效__的__三态与非门，当 EN = 0时，
图3_2_8 设计要求框图 表3_2_3 设计要求的逻辑功能
在实验中要求： (1)静态验证 控制输入和数据输入端加高、低电平，用电压表测量输出高电平、低电平 的电压值。 (2)动态验证 控制输入加高、低电平，数据输入加连续矩形脉冲，用示波器对应地观察 数据输入波形和输出波形。 (3)动态验证时，分别用示波器中的AC耦合与DC耦合，测定输出波形的幅值Vp_p及高、 低电平值。 2、用集电极开路(OC)“与非”门实现三路信号分时传送的总线结构。 要求与实验内容 1相同。 3、在实验内容2的电路基础上将电源Ec从+5V改为+10V，测量OC门的输出高、低电 平的电压值。 五、注意事项 (1)做电平转换实验时，只能改变Ec，千万不能将OC门的电源电压+Vcc接至+10V，以 免烧坏器件。 (2)用三态门实现分时传送时，不能同时有两个或两个以上三态门的控制端处于使能状 态。 六、报告要求 (1) 画出示波器观察到的波形，且输入与输出波形必须对应，即在一个相位平面上比较 两者的相位关系。 (2)根据要求设计的任务应有设计过程和设计逻辑图，记录实际检测的结果，并进行分 析。 (3)完成第七项中的思考题4。
七、思考题
用OC 门时是否需外接其它元件?如果需要，此元件应如何取值? 几个OC 门的输出端是否允许短接? 几个三态门的输出端是否允许短接?有没有条件限制?应注意什么问题? 如何用示波器来测量波形的高、低电平? 八、实验仪器与器材
1、JD-2000通用电学实验台一台 2、CA8120A示波器一台 3、DT930FD数字多用表一块 4、主要器材 74LS01 1片， 74LS04 1片，
表3_2_1 单向总线逻辑功能
表3_2_2 双向总线逻辑功能
三、预习要求 (1)根据设计任务的要求，画出逻辑电路图，并注明管脚号。 (2)拟出记录测量结果的表格。 (3)完成第七项中的思考题1、2、3。
四、实验内容图3_2_8 设计要求框图
1、用三态门实现三路信号分时传送的总线结构。框图如图3_2_8所示，功能如表 3_2_3所示。
74LS244 2片， 逻辑开关盒1个 电阻1kΩ 3只
当74系列或74LS系列TTL电路驱动CD4000系列或74HC系列CMOS电路时，不能直接 驱动，因为74系列的TTL电路VOH(min) = 2.4V，74LS系列的TTL电路VOH(min)=2.7V， CD4000系列的CMOS电路VIH(min)=3.5V，74HC系列CMOS电路VIH(min)=3.15V，显 然不满足VOH(min) ≥ VIH(min)
实验二 三态门和OC门的研究
其中:VOH(min)--门电路输出高电平VOH的下限值； VOL(max) --门电路输出低电平VOL的上限值； IOH(max)--门电路带拉电流负载的能力，或称放电流能力； IOL(max)—门电路带灌电流负载的能力，或称吸电流能力； VIH(min)--为能保证电路处于导通状态的最小输入(高)电平； VIL(max) --为能保证电路处于截止状态的最大输入(低)电平。 IIH — 输入高电平时流入输入端的电流； IIL -- 输入低电平时流出输入端的电流。
电路为正常的工作状态，实现Y = 输出呈高阻状态。
AB
；当 EN = 1时，电路为禁止工作状态，Y
图3_2_6 三态门的结构和逻辑符号
三态门电路用途之一是实现总线传输。总线传输的方式有两种，一种是单向总线， 如图3_2_7(a)所示，功能表见表3_2_1所示，可实现信号A1、A2、A3向总线Y的分时传 送；另一种是双向总线，如图3_2_7(b)所示，功能表见表3_2_2所示，可实现信号的分时 双向传送。单向总线方式下，要求只有需要传输信息的那个三态门的控制端处于使能状 态(EN = 1)，其余各门皆处于禁止状态(EN = O)，否则会出现与普通TTL门线与运用时同 样的问题，因而是绝对不允许的。
图3_2_5 计算OC门外接电阻Rc的工作状态
m'(7)个输入端(a) 计算Rc最大值(b) 计算Rc最小值图3_2_5 计算OC门外接电阻Rc的 工作状态
其中 IcEO -- OC门输出三极管T5截止时的漏电流；
Ec — 外接电源电压值；
m -- TTL负载门个数；
n — 输出短接的OC门个数；
最简单的解决方法是在TTL电路的输出端与电源之间接入上拉电阻Rc，如图3_2_4所 示。
图3_2_4 TTL(OC)门驱动CMOS电路的电平转换
(2)实现多路信号采集，使两路以上的信息共用一个传输通道(总线)； (3)利用电路的线与特性方便地完成某些特定的逻辑功能。 在实际应用时，有时需将几个OC门的输出端短接，后面接m个普通TTL与非门作为负载， 如图3_2_5所示。为保证集电极开路门的输出电平符合逻辑要求，Rc的数值选择范围为：
m’— 各负载门接到OC门输出端的输入端总和。
Rc值的大小会影响输出波形的边沿时间，在工作速度较高时，Rc的取值应接近
Rc(min)。
2．三态门
三态门，简称TSL(Three-state Logic)门，是在普通门电路的基础上，附加使能控制端
和控制电路构成的。图3_2_6所示为三态门的结构和逻辑符号。三态门除了通常的高电平
和低电平两种输出状态外，还有第三种输出状态——高阻态。处于高阻态时，电路与负
载之间相当于开路。图(a)是使能端高电平有效的三态_与__非__ 门，当使能端EN = 1时，电路
为正常的工作状态，与普通的与非门一样，实现y = AB ；当EN = 0时__，___为_ 禁止工作
状态，y输出呈高阻状态。图(b)是使_能__端__低电平有__效__的__三态与非门，当 EN = 0时，
图3_2_8 设计要求框图 表3_2_3 设计要求的逻辑功能
在实验中要求： (1)静态验证 控制输入和数据输入端加高、低电平，用电压表测量输出高电平、低电平 的电压值。 (2)动态验证 控制输入加高、低电平，数据输入加连续矩形脉冲，用示波器对应地观察 数据输入波形和输出波形。 (3)动态验证时，分别用示波器中的AC耦合与DC耦合，测定输出波形的幅值Vp_p及高、 低电平值。 2、用集电极开路(OC)“与非”门实现三路信号分时传送的总线结构。 要求与实验内容 1相同。 3、在实验内容2的电路基础上将电源Ec从+5V改为+10V，测量OC门的输出高、低电 平的电压值。 五、注意事项 (1)做电平转换实验时，只能改变Ec，千万不能将OC门的电源电压+Vcc接至+10V，以 免烧坏器件。 (2)用三态门实现分时传送时，不能同时有两个或两个以上三态门的控制端处于使能状 态。 六、报告要求 (1) 画出示波器观察到的波形，且输入与输出波形必须对应，即在一个相位平面上比较 两者的相位关系。 (2)根据要求设计的任务应有设计过程和设计逻辑图，记录实际检测的结果，并进行分 析。 (3)完成第七项中的思考题4。
七、思考题
用OC 门时是否需外接其它元件?如果需要，此元件应如何取值? 几个OC 门的输出端是否允许短接? 几个三态门的输出端是否允许短接?有没有条件限制?应注意什么问题? 如何用示波器来测量波形的高、低电平? 八、实验仪器与器材
1、JD-2000通用电学实验台一台 2、CA8120A示波器一台 3、DT930FD数字多用表一块 4、主要器材 74LS01 1片， 74LS04 1片，