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可编辑修改精选全文完整版数字时钟设计一、题目分析1、功能介绍1）具有时、分、秒计数显示功能，以24小时循环计时。
2）时钟计数显示时有LED灯的花样显示。
3）具有调节小时、分钟及清零的功能。
4）具有整点报时功能。
2、总体方框图3、性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。
2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。
我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。
3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
可以根据我们自己任意时间的复位。
4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。
产生“滴答.滴答”的报警声音。
5）LED灯在时钟显示时有花样显示信号产生。
即根据进位情况，LED不停的闪烁，从而产生“花样”信号。
二、选择方案1、方案选择方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。
显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。
方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。
采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。
显示：小时采用24进制，而分钟和秒均60进制。
终上所述，考虑到试验时的简单性，故我选择了方案二。
三、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：四、编写程序、仿真和分析1、秒计数器1）VHDL 语言描述程序见附录 2）秒计数器的仿真波形图3）波形分析数字时钟控制单元 时调整 分调整使能端信号 CLK 信号时显示 分显示 秒显示24进制 60进制 60进制LED 显示整点报花样显利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。
VHDL数字时钟设计序⾔这个是我在做FPGA界的HelloWorld——数字钟设计时随⼿写下的，再现了数字钟设计的过程⽬标分析1. 时钟具有时分秒的显⽰，需6个数码管。
为了减⼩功耗采⽤扫描法显⽰2. 按键设置时间，需要对按键进⾏消抖3. 时分秒即为2个60进制计数器，⼀个24进制计数器。
模块设计综上所述，我采⽤模块化设计⽅法进⾏设计，绘制框图如下。
1. 时钟分频产⽣各个模块所需频率时钟。
2. 按键处理模块对按键信号进⾏消抖、变长脉冲为短脉冲等处理。
3. 时间控制模块产⽣时间信号或对时间进⾏设置。
4. 数码管驱动模块负责对时间信号BCD码译码为数码管的段码并且扫描输出到数码管。
下⾯对各个模块分别详细叙述时钟分频模块我打算把时钟分频模块做成“数控N分频器”，通过给分频器传⼊数值N来对时钟信号进⾏N分频。
得到的信号频率为原时钟信号的频率/N,占空⽐为1/N。
稍微考虑下其他模块所需时钟：按键处理模块100Hz ，时间控制模块1Hz，数码管驱动50Hz。
⽽输⼊时钟为33.8688MHz。
我不想传⼊的N数值过⼤，我打算先对时钟进⾏两次：第⼀次调⽤时钟分频模块得到1Mhz，第⼆次得到1Khz。
这样N的位数为10可以满⾜需求。
代码如下library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_UNSIGNED.all;entity ClkDiv isport(clk_i:IN STD_LOGIC;N_i: IN STD_LOGIC_VECTOR(9 DOWNTO 0);clk_o:OUT STD_LOGIC);end ClkDiv;architecture behavior of ClkDiv issignal count:STD_LOGIC_VECTOR(9 DOWNTO 0):="0000000001";signal clk_temp:STD_LOGIC:='0';beginprocess(clk_i)beginif(clk_i'EVENT and clk_i='1')thenif (count=N_i)thencount<="0000000001";clk_temp<='1';elsecount<=count+1;clk_temp<='0';end if;end if;end process;clk_o<=clk_temp;end behavior;仿真结果如下：2分频：输出信号为f/2Hz，占空⽐1：23分频：输出信号为f/3Hz，占空⽐1：3按键处理模块去抖动根据以往的经验，按键按下弹起电平会有⼀⼩段⽑刺，可能会引起电路误操作，所以要对按键进⾏消抖处理使变为⼲净的矩形信号。
VHDL电子时钟的设计VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于设计和模拟数字电路和系统。
在这篇文章中，我们将探讨VHDL电子时钟的设计。
设计一个VHDL电子时钟需要考虑以下几个方面：时钟的显示方式、时钟的时钟源以及时钟的控制逻辑。
首先，我们需要确定时钟的显示方式。
常见的电子时钟显示方式有7段LED显示和LCD显示。
在这里，我们选择使用7段LED显示。
7段LED 显示由7个LED灯组成，可以显示0到9的数字。
此外，还需要考虑到显示小时和分钟的两个时钟。
接下来，我们需要确定时钟的时钟源。
时钟源决定了时钟的精度和稳定性。
在VHDL设计中，常用的时钟源有晶体振荡器和时钟发生器。
晶体振荡器由晶体和振荡电路组成，可以提供非常精确和稳定的时钟信号。
时钟发生器则基于计数器和除频器的原理产生时钟信号。
根据实际需求选择合适的时钟源。
最后，我们需要设计时钟的控制逻辑。
控制逻辑决定了时钟的功能和操作方式。
在这里，我们将设计一个简单的时钟，包括设置时间、调节时间、显示时间和闹钟功能。
我们可以使用按钮和开关控制时钟的功能。
下面是一个VHDL电子时钟的示例设计代码：```vhdl--时钟显示模块entity ClockDisplay isportclk : in std_logic;reset : in std_logic;hours : in integer range 0 to 23;minutes : in integer range 0 to 59;alarm : in std_logic;seg7 : out std_logic_vector(6 downto 0) end entity ClockDisplay;architecture Behavioral of ClockDisplay is signal count : integer := 0;signal sec : integer := 0;signal disp_hours : integer := 0;signal disp_minutes : integer := 0;beginprocess (clk, reset)beginif reset = '1' thencount <= 0;sec <= 0;disp_hours <= 0;disp_minutes <= 0;elsif rising_edge(clk) thencount <= 0;sec <= sec + 1;elsecount <= count + 1;end if;end if;end process;process (sec, reset, hours, minutes, alarm)beginif reset = '1' thendisp_hours <= 0;disp_minutes <= 0;elsif rising_edge(sec) thenif alarm = '1' and hours = disp_hours and minutes = disp_minutes then--闹钟触发逻辑elsif sec = 59 thenif minutes = 59 thenif hours = 23 thendisp_hours <= 0;disp_minutes <= 0;elsedisp_hours <= hours + 1; disp_minutes <= 0;end if;elsedisp_hours <= hours;disp_minutes <= minutes + 1; end if;elsedisp_hours <= hours;disp_minutes <= minutes;end if;end if;end process;process (disp_hours, disp_minutes)begincase disp_hours is...end case;case disp_minutes is...end case;end process;end architecture Behavioral;```这个代码中，我们使用了两个进程来处理时钟的计时和显示逻辑。
课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：学号：姓名:指导老师：设计时间：摘要本设计是基于VHDL语言的数字钟，硬件平台是Xilinx的Virtex2系列FPGA 开发板。
该数字钟具备预置年月日时分秒的功能，通过按键还可以改变数字钟显示的内容和进入不同的设置状态，并通过加减按键调整系统时间。
在整个VHDl数字电路系统中，采用层次化设计方法，自顶向下进行设计。
设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。
工程中底层实体实现了年月日、时分秒的双向计数器功能，另外还单独设计了系统的时钟模块，用来生成周期为125Hz的按键扫描时钟和周期为1Hz单位脉冲时钟。
为了消除按键的抖动，为此设计了按键消抖模块，采用了状态机来对按键进行消抖。
为了实现根据年份和月份对当前月的天数的判断逻辑，采用了函数对该逻辑进行分析，给出正确的判断结果。
为了提高利用率，在工程中建立了一个包集文件，对底层实体进行了统一封装，方便顶层的调用。
底层的所有实体系统的顶层主要完成了底层的元件例化，主控状态机对系统的状态转换进行控制，按键响应和时钟重新分配电路则完成了整个系统的控制逻辑。
关键词：层次化设计，元件例化，函数，状态机目录摘要 (2)一、课程设计目的 (4)二、课程设计内容及其要求 (4)三、VHDL程序设计 (5)1．设计方案论证 (5)2．设计思路与方法 (6)3．VHDL源代码及其仿真结果 (7)1、六进制可逆计数器 (7)2、十进制可逆计数器， (9)3、十二进制可逆计数器， (11)4、二十四进制可逆计数器 (13)5、天数计数器 (16)6、判断闰年和月份 (18)7、时钟分频模块 (22)8、按键消抖模块 (24)9、程序包 (27)10、顶层实体（主控状态机） (29)四、编程下载 (38)五、课程设计总结 (38)六、参考文献 (38)一、课程设计目的诞生于1983年的VHDL语言，在1987年被美国国防部和IEEE指定为标准硬件描述语言。
VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。
VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。
VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。
以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。
1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。
使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。
例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。
在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。
2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。
使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。
例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。
一、设计题目：基于VHDL语言的电子秒表设计（可调时，有闹钟、定时功能）二、设计目的：⑴掌握较复杂的逻辑设计和调试⑵学习用原理图+VHDL语言设计逻辑电路⑶学习数字电路模块层次设计⑷掌握QuartusII软件及Modelsim软件的使用方法三、设计内容：（一）设计要求1、具有以二十四小时计时、显示、整点报时、时间设置和闹钟的功能。
2、设计精度要求为1S。
（二）．系统功能描述1 . 系统输入：系统状态及校时、定时转换的控制信号为k、set、ds；时钟信号clk,采用实验箱的50MHz；系统复位信号为reset。
输入信号均由按键产生。
系统输出：8位LED七段数码管显示输出，蜂鸣器声音信号输出。
多功能数字钟系统功能的具体描述如下：2. 计时：set=1，ds=1工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。
3. 校时：在set=0,ds=0状态下，按下“k键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒校准”状态，之后如此循环。
1）“小时”校准状态：在“小时”校准状态下，显示“小时”数码管以1Hz的频率递增计数。
2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以1Hz的频率递增计数。
3）“秒”复零状态：在“秒复零”状态下，显示“分”的数码管以1Hz的频率递增计数。
4. 整点报时：蜂鸣器在“59”分钟的第50—59，以1秒为间隔分别发出1000Hz，500Hz的声音。
5. 显示：采用扫描显示方式驱动8个LED数码管显示小时、分、秒。
闹钟：闹钟定时时间到，蜂鸣器发出交替周期为1s的1000Hz、500Hz的声音，持续时间为一分钟；6. 闹钟定时设置:在set=0,ds=1状态下，按下“k”，进入闹钟的“时”设置状态，之后按下“k键”进入闹钟的“分”设置状态，继续按下“k 键”则进入“秒”设置状态, 之后如此循环。
1）闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管以1Hz 的频率递增计数。
EDA课程设计题目：基于VHDL的数字秒表设计学生姓名学号学院电子信息学院专业 10通信工程指导教师二零一二年十二月基于VHDL的数字秒表设计摘要当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。
推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。
此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和Quartus II 的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。
关键词：EDA、Quartus II、VHDL、模块、仿真、ACEX1KAbstractThe electronic system design is moving speed, large capacity, small volume, light weight, energy saving direction. The trend of rapid development of determinant is the use of modern EDA design tools. This course is designed to determine the logic function of the system, establish the algorithm process, selection of circuit structure and circuit design, and then determine the desired data processing and control module, in the Quartus II to very high speed hardware description language VHDL as the system logical description method for completing the digital stopwatch desired frequency module, decimal counting control module, base six counting control module with top design and pin assignment, the compiled simulation, and downloaded to the experiments on actual test and verify, through the design of exercise ability of computer application and VHDL programming language and Quartus II using capability, the design was completed by VHDL language design 1\/1000 seconds stopwatch and simulation and the actual download to ALTERA company's ACEX1K series EP1K30TC144-3 implementation.Key Words：EDA、Quartus II、VHDL、Module、Simulation、ACEX1K目录摘要----------------------------------------------------------------2 Abstract------------------------------------------------------------2一、设计要求--------------------------------------------------------4二、设计思想与方案论证----------------------------------------------42.1 设计思想----------------------------------------------------42.2 方案论证----------------------------------------------------4三、系统设计--------------------------------------------------------53.1 顶层电路设计------------------------------------------------53.2时钟分频电路模块---------------------------------------------63.3十进制计数控制模块-------------------------------------------73.4六进制计数控制模块-------------------------------------------7四、系统仿真--------------------------------------------------------84.1 模块仿真----------------------------------------------------84.1.1 时钟分频电路模块仿真 ----------------------------------84.1.2 十进制计数控制模块仿真---------------------------------94.1.3 六进制计数控制模块仿真---------------------------------94.2 总体仿真---------------------------------------------------10五、下载实现--------------------------------------------------------105.1 引脚分配---------------------------------------------------115.2 下载验证---------------------------------------------------11六、问题与不足-----------------------------------------------------13七、心得体会-------------------------------------------------------13参考文献-----------------------------------------------------------14附录---------------------------------------------------------------14附录1 ：本设计各模块代码-------------------------------------------14一、设计要求设计用于体育比赛用的数字秒表，要求1、计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时的时钟频率为12MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器,显示的最长时间为59分59.999秒2、设计有复位和起/停开关(1) 复位开关用来使计时器清零，并做好计时准备。
1 引言随着科学技术的不断发展，人们对时间计量的精度要求越来越高。
相对机械钟而言，数字钟能实现准确计时，并显示时，分，秒，而且可以方便，准确的对时间进行调节。
在此基础上，还可以实现整点报时的功能。
因此，数字钟的应用十分广泛。
所谓数字时钟，是指利用电子电路构成的计时器。
1.1课题的背景、目的电子技术是一门应用很广，发展极为迅速的科学技术，尤其由于数字电子技术具有高抗干扰能力、更高的可靠性和便于计算机处理等特点，近年来得到更加迅速的发展，数字通讯设备、数字电视、数字照相机、数字摄象机等数字化产品近年如雨后春笋般大量涌现，数字电子技术已经成为今后电子技术发展的主要方向。
现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。
钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。
诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常现实的意义。
通过数字时钟的设计，巩固计算机组成原理课程，理论联系实际，提高分析、解决计算机技术的实际问题的独立工作能力；掌握用VHDL语言编制简单的小型模块，学会数字钟的设计方法，熟悉集成电路的使用方法，初步掌握电子钟的设计方法并实现时间的显示和校对，以及报时的功能，并能对数字电子钟进行扩展。
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
1.2 课程设计的内容本课程设计实现一个数字时钟，具有按秒走时功能，能够分别显示小时（2位24小时）、分钟（2位）、秒（2位）。
具有整点报时、时间调整功能，且能够对计时系统的小时、分钟进行调整。
1 引言随着科学技术的不断发展，人们对时间计量的精度要求越来越高。
相对机械钟而言，数字钟能实现准确计时，并显示时，分，秒，而且可以方便，准确的对时间进行调节。
在此基础上，还可以实现整点报时的功能。
因此，数字钟的应用十分广泛。
所谓数字时钟，是指利用电子电路构成的计时器。
1.1课题的背景、目的电子技术是一门应用很广，发展极为迅速的科学技术，尤其由于数字电子技术具有高抗干扰能力、更高的可靠性和便于计算机处理等特点，近年来得到更加迅速的发展，数字通讯设备、数字电视、数字照相机、数字摄象机等数字化产品近年如雨后春笋般大量涌现，数字电子技术已经成为今后电子技术发展的主要方向。
现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。
钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。
诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。
因此，研究数字钟及扩大其应用，有着非常现实的意义。
通过数字时钟的设计，巩固计算机组成原理课程，理论联系实际，提高分析、解决计算机技术的实际问题的独立工作能力；掌握用VHDL语言编制简单的小型模块，学会数字钟的设计方法，熟悉集成电路的使用方法，初步掌握电子钟的设计方法并实现时间的显示和校对，以及报时的功能，并能对数字电子钟进行扩展。
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
1.2 课程设计的内容本课程设计实现一个数字时钟，具有按秒走时功能，能够分别显示小时（2位24小时）、分钟（2位）、秒（2位）。
具有整点报时、时间调整功能，且能够对计时系统的小时、分钟进行调整。
也可设计成十二小时计时方案（AM，PM）。
具有美观、清晰、人性化的显示界面设计，走时精度不劣于±3秒/月。
本课程设计采用VHDL语言，以MAXPLUSII开发工具。
根据系统设计的要求，系统设计采用自顶向下的设计方法，可以将该系统中的各功能模块细分为：秒计数模块、分计数模块、小时计数模块、报警模块、时间设置模块和译码显示模块六个部分。
2 EDA、VHDL简介2.1 EDA简介现代电子设计技术的核心就是EDA（Electronic Design Automatic）技术。
利用EDA 技术，电子设计师可以方便地实现IC设计、电子电路设计和PCB设计等工作。
EDA技术已有30年的发展历程。
现在EDA技术应用广泛，包括在机械、电子、通信、航空航天、化工等各个领域，都有EDA的应用。
无论是在产品设计、制造方面，还是在科研与教学方面，EDA已成为必不可少的一部分。
掌握EDA技术已成为通信电子类专业的学生学习及就业的基本素质。
2.1.1EDA技术的概念EDA技术是在电子CAD技术基础上发展起来的通用软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。
EDA 设计可分为系统级、电路级和物理实现级。
物理级设计主要指IC版图设计，一般由半导体厂家完成；系统级设计主要面对大型复杂的电子产品；而一般民用及教学所涉及基本是电路级设计。
我们常用的EDA软件多属于电路级设计。
电路级设计工作，是在电子工程师接受系统设计任务后，首先确定设计方案，并选择合适的元器件，然后根据具体的元器件设计电路原理图，接着进行第一次仿真。
其中包括数字电路的逻辑模拟、故障分析、模拟电路的交直流分析、瞬态分析等。
这一次仿真主要是检验设计方案在功能方面的正确性。
仿真通过后，根据原理图产生的电气连接网络表进行PCB板的自动布局布线，有条件的还可以进行PCB后分析。
其中包括热分析、噪声及窜扰分析、电磁兼容分析、可靠性分析等，并可将分析后的结果参数反馈回电路图，进行第二次仿真，也称作后仿真。
后仿真主要是检验PCB板在实际工作环境中的可行性。
2.1.2EDA技术的历史与发展EDA技术发展历程大致可分为三个阶段。
20世纪70年代为计算机辅助设计(CAD)阶段，人们开始用计算机取代手工操作进行IC版图编辑、PCB布局布线。
80年代为计算机辅助工程(CAE)阶段。
与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能分析和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。
20世纪90年代为电子系统设计自动化(EDA)阶段，同时又出现了计算机辅助工艺（CAPP）、计算机辅助制造（CAM）等。
2.1.3EDA的应用现在EDA技术应用广泛，包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。
目前EDA 技术已在各大公司、科研和教学部门广泛使用。
在产品设计与制造方面，EDA 技术可实现前期的计算机仿真、系统级模拟及测试环境的仿真、PCB的制作、电路板的焊接、ASIC的设计等。
在教学方面，我国高校是从九十年代中期开始EDA教育的，现在几乎所有理工科类高校都开设了EDA课程。
这些课程主要是让学生了解EDA的基本概念和原理，使用EDA 软件进行电子电路课程的实验及从事简单系统的设计。
2.1.4EDA常用软件EDA工具层出不穷，目前进入我国并具有广泛影响的EDA软件有：EWB、PSpice、OrCAD、PCAD、Protel、Viewlogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence等等。
这些工具都有较强的功能，一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同时也可以进行PCB自动布局布线，可输出多种网表文件与第三方软件接口。
下面按主要功能或主要应用场合进行划分。
1. 电子电路设计与仿真工具电子电路设计与仿真工具包括PSpice、EWB、Matlab、SystemView、MMICAD等。
下面简单介绍前两种软件。
（1）PSpice：基于Spice的PC版软件。
Spice（Simulation Program with Integrated Circuit Emphasis）是由美国加州大学推出的电路分析仿真软件，是20世纪80年代世界上应用最广的电路设计软件，1988年被定为美国国家标准。
1984年，美国MicroSim公司推出了PSpice。
PSpice是一种强大的模拟和数字电路混合信号仿真软件，包括对中规模集成电路(MSI)和大规模集成电路(LSI)提供多种分析功能，而且仿真精度高，在国内普遍使用。
（2）EWB(Electronic Workbench)软件：Interactive ImageTechnologies Ltd在20世纪90年代初推出的电路仿真软件，主要用于模拟和数字电路的仿真。
高版本已更名为Multisim。
相对于其它EDA软件，它提供了万用表、示波器、信号发生器等虚拟仪器。
该软件的界面直观，易学易用。
它的很多功能模仿了Spice的设计，分析功能也较强。
2. PCB设计软件PCB(Printed—Circuit Board)设计软件种类很多，如Protel、OrCAD、PowerPCB、Cadence PSD、MentorGraphices的Expedition PCB、Winboard/Windraft/IvexSPICE、PCB Studio等等。
目前在我国使用最普遍的应属Protel。
Protel是PROTEL（现更名为Altium）公司在20世纪80年代末推出的CAD工具。
它较早在国内使用，普及率很高。
早期的Protel主要作为印刷板自动布线工具使用，现在普遍使用的是Protel 99 SE。
它是个完整的全方位电路设计系统，包含了电原理图绘制、模拟电路与数字电路混合信号仿真、多层印刷电路板设计，可编程逻辑器件设计等功能，并具有Client/Server体系结构，同时还兼容一些其它设计软件的文件格式。
Protel软件功能强大、界面友好、使用方便。
它最具代表性的是电路设计和PCB设计。
3. IC设计软件IC设计工具很多，其中按市场所占份额排行为Cadence、Mentor Graphics和Synopsys。
这三家都是ASIC设计领域相当有名的软件供应商。
其它公司的软件相对来说使用者较少。
4. 其它EDA软件（1）VHDL语言：超高速集成电路硬件描述语言（Vhsic Hardware Deseription Languagt，简称VHDL），是IEEE的一项标准设计语言。
它源于美国国防部提出的超高速集成电路（Very High Speed Integrated Circuit，简称VHSIC）计划，是ASIC设计和PLD设计的一种主要输入工具。
（2）Veriolg HDL：Verilog公司推出的硬件描述语言，在ASIC设计方面与VHDL语言平分秋色。
2.2 VHDL介绍VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language，诞生于1982年。
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL 接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。
VHDL语言是一种用于电路设计的高级语言。
它在80年代的后期出现。
最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。
VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
目前，它在中国的应用多数是用在FPGA/CPLD/EPLD 的设计中。
