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数字秒表一设计任务设计用于体育比赛的数字秒表，要求：1.计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时器的时钟频率为10MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器，显示的最长时间为59分59.999秒。
2.设计复位和起/停开关。
（1）复位开关用来使计时器清零，并做好计时准备。
（2）起/停开关的使用方法与传统的机械式计时器相同，即按一下起/停开关，启动计时器开始计时，再按一下起/停开关时终止。
（3）复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时器进程立即终止，并对计时器清零。
二方案选择与设计方案选择利用VHDL语言进行数字秒表设计有多种方法。
可以利用原件例化语句将各模块联系起来，也可以使用原理图的方法实现此功能，考虑到此次设计中端口众多，使用例化语句繁琐易错，因此采用了条理清晰的绘制原理图的方法生成顶层文件，实现数字秒表功能。
根据上述设计要求，可以预先设计若干个不同进制的计数器单元模块，然后将其进行例化组合来得到数字秒表系统。
要满足数字秒表的精度，首先要获得精确的计时基准信号，这里的系统精度要求为0.001秒，因此必须设置周期为0.001秒的时钟脉冲。
0.001秒、0.01秒、0.1秒、秒、分等计时单位之间的进位转换可以通过不同进制的计数器实现。
设置十进制计数器和六进制计数器，每位计数器均能输出相应计时单位计数结果，其中，十进制计数器可以实现0.01秒、0.1秒、秒、分为单位的计数，六进制计数器可以实现以10秒、10分为单位的计数。
把各级计数器级联，即可同时显示0.001秒、0.01秒、0.1秒、秒、分钟。
级联可分为串行进位方式和并行进位方式。
在串行进位方式中，以低位片的进位输出信号作为高位片的时钟输入信号。
在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态信号（计数的使能信号EN），两片的CLK端同时接计数输入信号。
fpga数字时钟课程设计FPGA数字时钟课程设计随着科技的不断发展，数字时钟已经成为现代人生活中必不可少的物品。
数字时钟的准确性和便捷性吸引了越来越多的人使用。
而现在，我们可以通过FPGA数字时钟课程设计来实现一个高精度的数字时钟。
FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现各种不同的功能。
数字时钟的实现也可以通过FPGA来完成。
在FPGA数字时钟课程设计中，我们需要先确定时钟的基础部分。
时钟的基础部分由时钟信号产生器、时钟分频器、时钟计数器和时钟显示器组成。
时钟信号产生器需要产生一个稳定的时钟信号，以供后续的计数器和分频器使用。
我们可以通过FPGA中的时钟模块来产生一个稳定的时钟信号。
接下来，时钟分频器需要将时钟信号分频，使得计数器可以进行精确的计数。
分频器的分频系数可以通过FPGA中的数码开关进行设置。
然后，时钟计数器需要根据分频器的设定进行精确的计数。
计数器的计数值可以通过FPGA中的计数器模块进行设置。
时钟显示器需要将计数器的计数值进行显示。
我们可以通过FPGA 中的数码管模块来实现时钟的显示功能。
除了基础部分，我们还可以通过添加更多的功能来完善数字时钟。
例如，我们可以添加闹钟功能、日期显示功能等，以增加数字时钟的实用性。
在FPGA数字时钟课程设计中，我们可以使用VHDL（VHSIC Hardware Description Language）语言进行编程。
VHDL是一种硬件描述语言，可以用于FPGA和ASIC的设计。
通过编写VHDL 程序，我们可以实现数字时钟的各种功能。
FPGA数字时钟课程设计是一个非常有趣和实用的课程项目。
通过这个项目，我们可以深入了解数字时钟的工作原理，熟悉FPGA的编程方法，同时也可以锻炼自己的编程能力。
附录一、12/24小时数字时钟VHDL设计1，系统顶层逻辑图：时序仿真波形管脚定义以及锁定2，分频模块。
①各个分频模块的模块图：②，分别对应的仿真波形：③50mhz分频至1k模块代码：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity wh4574_divto1k isport(clk50m:in std_logic;clk1k:out std_logic);end wh4574_divto1k;architecture behav of wh4574_divto1k issignal count1:std_logic_vector(14 downto0);signal count2:std_logic;signal co:std_logic;beginprocess(clk50m)beginif clk50m'event and clk50m='1' thenif count1="110000110100111" thencount1<="000000000000000";co<='1';elsecount1<=count1+'1';co<='0';end if;end if;end process;process(co)beginif co'event and co='1' thencount2<=not count2;end if;end process;clk1k<=count2;end behav;50mhz分频至2k模块代码：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity wh4574_divto2k isport(clk50m:in std_logic;clk2k:out std_logic);end wh4574_divto2k;architecture behav of wh4574_divto2k issignal count1:std_logic_vector(13 downto0);signal count2:std_logic;signal co:std_logic;beginprocess(clk50m)beginif clk50m'event and clk50m='1' thenif count1="11000011010011" thencount1<="00000000000000";co<='1';elsecount1<=count1+'1';co<='0';end if;end if;end process;process(co)beginif co'event and co='1' thencount2<=not count2;end if;end process;clk2k<=count2;end behav;1k分频至5hz代码：library ieee;use ieee.std_logic_unsigned.all;use ieee.std_logic_1164.all;entity wh4574_div1kto5 isport(inclk1k:in std_logic;clk5hz:out std_logic);end wh4574_div1kto5;architecture behav of wh4574_div1kto5 is signal count1:std_logic_vector(6 downto 0);signal count2:std_logic;signal co:std_logic;beginprocess(inclk1k)beginif inclk1k'event and inclk1k='1' thenif count1="1100011" thencount1<="0000000";co<='1';elsecount1<=count1+'1';co<='0';end if;end if;end process;process(co)beginif co'event and co='1' thencount2<=not count2;end if;end process;clk5hz<=count2;end behav;5分频代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wh4574_div_5 isport(clk:in std_logic;q:out std_logic);end wh4574_div_5;architecture behav of wh4574_div_5 is signal count:std_logic_vector(2 downto 0); beginprocess(clk)beginif clk'event and clk='1' thenif count="100"thencount<="000";q<='1';elsecount<=count+1;q<='0';end if;end if;end process;end behav;。
基于VHDL数字电子钟的设计与实现摘要：本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。
数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。
在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。
关键词：电子钟；门电路及单次按键；琴键开关目录第一章引言----------------------------------------------------------------11.1 课题的背景、目的------------------------------------------11.2 课程设计的内容------------------------------------------1 第二章EDA与VHDL简介--------------------------------------------------22.1 EDA的介绍---------------------------------------------22.2 VHDL的介绍--------------------------------------------32.2.1 VHDL的用途与优点-----------------------------------------------------------------32.2.2 VHDL的主要特点----------------------------------------------------------------------2.2.3 用VHDL语言开发的流程------------------------------------------------------------ 第三章数字电子钟的设计方案------------------------------------------63.1秒脉冲发生器--------------------------------------------73.2可调时钟模块--------------------------------------------83.3校正电路------------------------------------------------83.4闹铃功能------------------------------------------------103.5日历系统------------------------------------------------11 第四章结束语---------------------------------------------------------------134.1致谢----------------------------------------------------144.2参考文献------------------------------------------------151引言随着科学技术的不断发展，人们对时间计量的精度要求越来越高。
课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：学号：姓名:指导老师：设计时间：摘要本设计是基于VHDL语言的数字钟，硬件平台是Xilinx的Virtex2系列FPGA 开发板。
该数字钟具备预置年月日时分秒的功能，通过按键还可以改变数字钟显示的内容和进入不同的设置状态，并通过加减按键调整系统时间。
在整个VHDl数字电路系统中，采用层次化设计方法，自顶向下进行设计。
设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。
工程中底层实体实现了年月日、时分秒的双向计数器功能，另外还单独设计了系统的时钟模块，用来生成周期为125Hz的按键扫描时钟和周期为1Hz单位脉冲时钟。
为了消除按键的抖动，为此设计了按键消抖模块，采用了状态机来对按键进行消抖。
为了实现根据年份和月份对当前月的天数的判断逻辑，采用了函数对该逻辑进行分析，给出正确的判断结果。
为了提高利用率，在工程中建立了一个包集文件，对底层实体进行了统一封装，方便顶层的调用。
底层的所有实体系统的顶层主要完成了底层的元件例化，主控状态机对系统的状态转换进行控制，按键响应和时钟重新分配电路则完成了整个系统的控制逻辑。
关键词：层次化设计，元件例化，函数，状态机目录摘要 (2)一、课程设计目的 (4)二、课程设计内容及其要求 (4)三、VHDL程序设计 (5)1．设计方案论证 (5)2．设计思路与方法 (6)3．VHDL源代码及其仿真结果 (7)1、六进制可逆计数器 (7)2、十进制可逆计数器， (9)3、十二进制可逆计数器， (11)4、二十四进制可逆计数器 (13)5、天数计数器 (16)6、判断闰年和月份 (18)7、时钟分频模块 (22)8、按键消抖模块 (24)9、程序包 (27)10、顶层实体（主控状态机） (29)四、编程下载 (38)五、课程设计总结 (38)六、参考文献 (38)一、课程设计目的诞生于1983年的VHDL语言，在1987年被美国国防部和IEEE指定为标准硬件描述语言。
VHDL语言实现数字电路设计数字电路是由逻辑门、寄存器以及其他数字组件组成的电子系统，用于处理和传输数字信号。
VHDL（Very High-Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统。
通过使用VHDL语言，我们可以实现数字电路的设计，从而满足各种需求。
VHDL语言提供了一种结构化的设计方法，允许设计者描述硬件电路的结构、功能以及时序行为。
以下是一些常见的数字电路设计任务，以及如何使用VHDL语言来实现它们。
1. 门电路设计门电路是最简单的数字电路之一，由逻辑门组成。
使用VHDL语言，我们可以通过描述逻辑门的输入和输出来实现门电路的设计。
例如，我们可以使用VHDL语言描述一个与门：```vhdlentity AND_gate isport (A, B : in bit;Y : out bit);end entity AND_gate;architecture dataflow of AND_gate isbeginY <= A and B;end architecture dataflow;```在这个例子中，我们定义了一个输入端口A和B，以及一个输出端口Y。
在architecture部分，我们使用VHDL语言描述了Y的逻辑值为A和B的逻辑与。
2. 时序逻辑电路设计时序逻辑电路是根据时钟信号进行操作和状态转换的电路。
使用VHDL语言，我们可以描述时序逻辑电路的行为和状态变化。
例如，我们可以使用VHDL语言描述一个触发器：```vhdlentity D_flip_flop isport (D, CLK : in bit;Q : out bit);end entity D_flip_flop;architecture behavior of D_flip_flop issignal Q_temp : bit;beginprocess(CLK)beginif CLK'event and CLK = '1' thenQ_temp <= D;end if;end process;Q <= Q_temp;end architecture behavior;```在这个例子中，我们定义了一个输入端口D和CLK，以及一个输出端口Q。
一、设计题目：基于VHDL语言的电子秒表设计（可调时，有闹钟、定时功能）二、设计目的：⑴掌握较复杂的逻辑设计和调试⑵学习用原理图+VHDL语言设计逻辑电路⑶学习数字电路模块层次设计⑷掌握QuartusII软件及Modelsim软件的使用方法三、设计内容：（一）设计要求1、具有以二十四小时计时、显示、整点报时、时间设置和闹钟的功能。
2、设计精度要求为1S。
（二）．系统功能描述1 . 系统输入：系统状态及校时、定时转换的控制信号为k、set、ds；时钟信号clk,采用实验箱的50MHz；系统复位信号为reset。
输入信号均由按键产生。
系统输出：8位LED七段数码管显示输出，蜂鸣器声音信号输出。
多功能数字钟系统功能的具体描述如下：2. 计时：set=1，ds=1工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。
3. 校时：在set=0,ds=0状态下，按下“k键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒校准”状态，之后如此循环。
1）“小时”校准状态：在“小时”校准状态下，显示“小时”数码管以1Hz的频率递增计数。
2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以1Hz的频率递增计数。
3）“秒”复零状态：在“秒复零”状态下，显示“分”的数码管以1Hz的频率递增计数。
4. 整点报时：蜂鸣器在“59”分钟的第50—59，以1秒为间隔分别发出1000Hz，500Hz的声音。
5. 显示：采用扫描显示方式驱动8个LED数码管显示小时、分、秒。
闹钟：闹钟定时时间到，蜂鸣器发出交替周期为1s的1000Hz、500Hz的声音，持续时间为一分钟；6. 闹钟定时设置:在set=0,ds=1状态下，按下“k”，进入闹钟的“时”设置状态，之后按下“k键”进入闹钟的“分”设置状态，继续按下“k 键”则进入“秒”设置状态, 之后如此循环。
1）闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管以1Hz 的频率递增计数。
实验一秒表计数器的设计实验目的:本实验通过设计四种频率可选的数字时钟系统, 以达到熟悉VHDL 语言编程语法、设计思路和熟练掌握Quartus II 开发软件的目的。
二、实验内容:该数字时钟的显示格式如下所示: HH: MM: SS, 其中HH表示时计数的两位, MM表示分计数的两位, SS表示秒计数的两位。
本系统输入信号分别为复位信号rst(高有效)、sel(两位信号, 分别可以选择2分频、4分频8分频和16分频)、clk_in(时钟信号)、8位时输出、8位分输出、8位秒输出(其中高4为表示对应的高半字节、低4位表示的低半字节, 譬如当时间为08:59:30时, 时输出为”0000_1000”,分输出为”0101_1001”,秒输出为”0011_0000”)。
该时钟系统可以通过Sel信号时钟运行的快慢。
三、实验流程:通过对实验内容的分析: 可以考虑时钟系统的可由三部分组成: 1.分频器:分频器为时序电路并且通过《数字电路》理论课程的学习可知由计数器来实现, 同学可以回想一下实验1中是如何实现计数器电路的设计）, 该模块主要产生2.4.8、16分频的时钟信号；2.多路选择器:在VHDL中多路选择器为组合逻辑, 可以有多种实现方法, 在这里主要选用了case语句来实现。
该模块的作用是从分频器中根据Sel信号选择适当的时钟信号；3.时钟控制器:该模块比较复杂, 主要实现功能是实现一个24小时的计时。
当时间为00:00:59的时候下一个时钟到来时状态的跳变为00:01:00, 计时中多数计数为加1操作, 有几个特殊状态需要重点考虑：当时间产生分进数时, 譬如上例。
当时间产生时进数时, 譬如00:01:59时刻的下一个状态为00:02:00;当时间产生时进数时, 譬如00:59:59是个的下一个状态为01:00：00。
当时间产生天进数时, 譬如23:59:59的下一个状态为00:00:00。
四、仿真要求:1、本次试验的结果全部采用功能仿真分析:在结果图中能够看到让复位信号rst为有效的情况下, 所有的输出为00:00:00；2.当频率选择输出分别为”00”、”01”、”10”、”11”时秒为的进数分别包含2.4.8、16倍clk_in的时钟周期；3.可以看到完整的计时周期00:00:00->23:59:59->00:00:00。
VHDL实验报告一、实验目的1、设计一个24小时制数字钟，要求能显示时，分，秒，并且可以手动调整时和分。
2、通过复杂实验，进一步加深对VHDL语言的掌握程度。
二、实验原理数字钟的主体是计数器，它记录并显示接收到的秒脉冲个数，其中秒和分为模60计数器，小时是模24计数器，分别产生3位BCD码。
BCD码经译码，驱动后接数码管显示电路。
秒模60计数器的进位作为分模60计数器的时钟，分模60计数器的进位作为模24计数器的时钟。
为了实现手动调整时间，在外部增加了setm(调整分),seth(调整时)按键，当这两个按键为低电平时，电路正常计时，当为高电平时，分别调整分，时。
同时在外部还增加了一个清零按键clr.和消抖动电路。
三、实验步骤1、单元模块设计部分1）消抖动电路关键部分signal key_in1,key_in2:std_logic:='0';beginprocess(clk,key_in)beginif clk'event and clk='1' thenkey_in1<=key_in;key_in2<=key_in1;if key_in='1' and key_in1='1' and key_in2='1' then key_out<='1';else key_out<='0';end if;2) 模60计数器程序关键部分：signal md_temp,mg_temp:std_logic_vector(3 downto 0);beginprocess(clk,clr)beginif clr='1' thenmd_temp<="0000"; mg_temp<="0000";elsif set='1' thenmd_temp<=setl; mg_temp<=seth;elsif clk'event and clk='1' thenif md_temp="1001" thenmd_temp<="0000";mg_temp<=mg_temp+'1';else md_temp<=md_temp+'1';if md_temp="1001" and mg_temp="0101" thenmd_temp<="0000";mg_temp<="0000";2、模24计数器程序关键部分signal hd_temp,hg_temp:std_logic_vector(3 downto 0);beginprocess(clk,clr,set,setl,seth)isbeginif set='1' then hd_temp<=setl; hg_temp<=seth;elsif clr='1' then hd_temp<="0000"; hg_temp<="0000";elsif clk'event and clk='1' thenif hg_temp="0010" and hd_temp="0011" thenhd_temp<="0000"; hg_temp<="0000";elsif hd_temp="1001" thenhg_temp<=hg_temp+'1' hd_temp<="0000";else hd_temp<=hd_temp+'1';end if;end if;end process ;3、清零和调时部分显示部分关键程序process (sd,sg,md,mg,hd,hg)begincase sd iswhen "0000" =>sl<="1111110";when "0001" =>sl<="0110000";when "0010" =>sl<="1101101";when "0011" =>sl<="1111001";when "0100" =>sl<="0110011";when "0101" =>sl<="1011011";when "0110" =>sl<="1011111";when "0111" =>sl<="1110000";when "1000" =>sl<="1111111";when "1001" =>sl<="1111011";when others =>sl<="0000000";end case;if clk_g'event and clk_g='1' thenif sel="101" thensel<="000";else sel<=sel+'1';end if;end if;process(sel,sd,sl,sg,sh,md,ml,mg,mh,hd,hl,hg,hh)begincase sel iswhen"000"=>led<=sl;led_which<=sd;when"001"=>led<=sh;led_which<=sg;when"010"=>led<=ml;led_which<=md;when"011"=>led<=mh;led_which<=mg;when"100"=>led<=hl;led_which<=hd;when"101"=>led<=hh;led_which<=hg;when others=>led<="0000000";led_which<="0000";end case;4、顶层文件关键程序port(clk,clk_g:in std_logic;-----clk_g是用在数码管显示里面的信号clr: in std_logic;------clr=1时清零setm,seth:in std_logic;---------setm为1时调分，seth为1时调时setd,setg:in std_logic_vector(3 downto 0);----调整时间的时候，setd调整的是低位setg 调整高位led:out std_logic_vector(6 downto 0);sel_out: out std_logic_vector(2 downto 0);led_which: out std_logic_vector(3 downto 0));---输出的是秒分时的哪一个beginu1:de_shake port map (clk=>clk,key_in=>clr,key_out=>clro);u2:de_shake port map (clk=>clk,key_in=>setm,key_out=>setmo);u3:de_shake port map (clk=>clk,key_in=>seth,key_out=>setho);u4:s60 port map (clk=>clk,clr=>clro,sd=>sdl,sg=>sgh,fenmaichong=>fenmaichong o);u5:m60 port map (clk=>fenmaichongo,clr=>clro,md=>mdl,mg=>mgh,xiaoshimaichong=> xiaoshimaichongo,setl=>setd,seth=>setg,set=>setmo);u6:h24 port map (clk=>xiaoshimaichongo,clr=>clro,hd=>hdl,hg=>hgh,set=>setho,se tl=>setd,seth=>setg);u7:led_xs port map (clk_g=>clk_g,sd=>sdl,sg=>sgh,md=>mdl,mg=>mgh,hd=>hdl, hg=>hgh,led=>led,sel_out=>sel_out,led_which=>led_which);四、实验结果及分析本设计，满足了本次试验设计的任务要求，能显示时分秒，并且可以手动调节分和时。
教材：《VHDL硬件描述语言与数字逻辑电路设计》候伯亨 顾新西安电子科技大学参考书：《EDA与数字系统设计》李国丽等机械工业出版社一、多功能数字钟的设计1、数字系统设计问题设计一个能进行时、分、秒计时的12h制或24h制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对时、分和秒进行手动调节，以校准时间，每逢整点．产生报时音报时。
其系统框图如图1-1所示。
1-1数字钟的系统框图2、设计提示此设计问题可分为主控电路、计数器模块和扫描显示三大部分，其中计数器部分的设计是已经非常熟悉的问题，只要掌握六十进制、十二进制的计数规律，用同步计数或异步计数都可以实现，扫描显示模块也已经介绍过，所以主控电路中各种特殊功能的实现是这个设计问题的关键。
用两个电平信号A、B进行模式选择，其中，AB＝00为模式0，系统为计时状态；AB ＝01为模式1，系统为手动校时状态；AB=10为模式2，系统为闹钟设置状态。
设置一个turn信号，当turn＝0时，表示在手动校对时，选择调整分部分；当turn=1 时，表示在手动校对时，选择调整时部分。
设置一个change信号，在手动校时或闹钟设置模式下，每按一次，计数器加1。
设置一个reset信号，当reset＝0时，整个系统复位；当reset=1时，系统进行计时或其他特殊功能操作。
设置一个关闭闹钟信号reset1，当reset1=0时，关闭闹铃信号：reset1=1可对闹铃进行设置。
设置状态显示信号(发光二极管)：LD_alert指示是否设置了闹铃功能；LD_h指示当前调整的是时信号；LD_m指示当前调整的是分信号。
当闹铃功能设置后(LD_atert=1，系统应启动一个比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。
整点报时由分和秒计时同时为0〔或60)启动，与闹铃声共用一个扬声器驱动信号out。
系统计时时钟为clk＝1Hz，选择另—个时钟clk_1k＝1024Hz作为产生闹铃声、报时音的时钟信号。
VHDL的设计流程,它主要包括以下几个步骤：1. 文本编辑: 用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
2. 功能仿真: 将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确。
3. 逻辑综合: 将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。
4. 时序仿真: 需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。
5. 器件编程: 对使用的元件可以进行编程。
秒表设计一、设计实验目的在QuartusII软件平台上，熟练运用VHDL语言，完成数字时钟设计的软件编程、编译、综合、仿真，使用EDA实验箱，实现数字秒表的硬件功能。
二、设计实验说明及要求1、数字秒表主要由：分频器、扫描显示译码器、一百进制计数器、六十进制计数器（或十进制计数器与6进制计数器）、十二进制计数器（或二十四进制计数器）电路组成。
在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动。
2、数字秒表显示由时（12或24进制任选）、分（60进制）、秒（60进制）、百分之一秒（一百进制）组成，利用扫描显示译码电路在八个数码管显示。
3、能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能。
4、时、分、秒、百分之一秒显示准确。
三、数字时钟组成及功能1、分频率器：用来产生100HZ计时脉冲；2、十二或二十四进制计数器：对时进行计数3、六十进制计数器：对分和秒进行计数；4、六进制计数器：分别对秒十位和分十位进行计数；5、十进制计数器：分别对秒个位和分个位进行计数；6、扫描显示译码器：完成对7字段数码管显示的控制；四、系统硬件要求1、时钟信号为10MHz；2、FPGA芯片型号EPM7128LC84—15、EP1K30TC144—3或EP1K100QC208—3（根据实验箱上FPGA芯片具体选择）；3、8个7段扫描共阴级数码显示管；4、按键开关（清零、启动、保持，暂停）；五、设计内容及步骤1、根据电路持点，用层次设计概念。
EDA课程设计——基于VHDL 语言的数字时钟设计（可编辑）(文档可以直接使用，也可根据实际需要修改使用,可编辑推荐下载）一、设计要求 0二、设计原理及框图 01、设计原理 02、结构框图 0三、设计过程 (1)1、模块化设计 (1)2、顶层文件生成 (2)四、仿真调试过程 (3)1、各模块时序仿真图 (3)2、仿真过程中遇到的问题 (4)五、设计体会及收获 (4)一、设计要求1、稳定的显示时、分、秒。
2、当电路发生走时误差时，要求电路有校时功能。
3、电路有整点报时功能。
报时声响为四低一高，最后一响高音正好为整点。
二、设计原理及框图1、设计原理系统框图由六个模块组成，分别为：秒、分、时计数模块，整点报时模块，LED动态显示扫描模块，调时控制模块组成。
其工作原理是:基准脉冲输入信号同时加到秒、分、时、分隔符的脉冲输入端，采用并行计数的方式，秒的进位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到时的使能端上，完成秒、分、时和分隔符的循环计数。
整点报时是根据分的A、B输出同时为0时，整点报时模块输出高电平控制报时。
LED显示扫描模块根据输入的扫描信号CKDSP轮流选通秒、分、时、分隔符的8位八段数码管，LED显示译码器完成计数器输出的BCD的译码。
2、结构框图三、设计过程1、模块化设计（1）秒计时模块秒计时模块由一个60位计数器为主体构成，其输入输出端口组成为：Clk：计时时钟信号Reset：异步清零信号Setmin：分钟设置信号Enmin：使能输出信号Daout[6:0]：BCD码输出（2）分计时模块分计时模块由一个60位计数器为主体构成，其输入输出端口组成为：Clk、clk1：计时时钟信号Reset：异步清零信号Sethour：小时设置信号Enmin：使能输出信号Daout[6:0]：BCD码输出（3）时计时模块时计时模块由24位计数器为主体构成，其输入输出端口组成为：Clk：计时时钟信号Reset：异步清零信号Daout[6:0]：BCD码输出（4）显示模块系统时间输出由六个七段数码管显示。
课程：CPLD与FPGA设计及应用实验：基于VHDL语言的数字时钟设计学号：*********姓名：**专业：信号与信息处理学院：电子与信息学院2011年12月基于VHDL语言的数字时钟设计一：主要功能1：具有时、分、秒计数显示功能，以24小时循环计时。
2：具有日期和星期显示功能。
3：具有秒表功能4：具有调节日期，星期，小时，分钟，清零的功能。
5：具有定时和闹铃的功能。
二：结构框图三：RTL图四：功能实现4.1分频模块设计本设计使用的输入时钟信号为50Mhz，经过分频产生两路时钟信号，其中一路为微秒计数时钟信号，一路为动态扫描时钟信号。
同时模块有一输入控制信号，其功能是停止微秒计数时钟信号，以实现定时的功能。
输入：clk_in 为50Mhz，setstop为微秒计数时能信号输出：clk_out1为1/60hzclk_out2为1khz源代码如下：library ieee;use ieee.std_logic_1164.all;entity div isport(clk_in,setstop: in std_logic;clk_out1,clk_out2: out std_logic);end entity div;architecture fun of div isconstant a:integer:=8333333;constant b:integer:=49999;signal c:integer range 0 to a;signal d:integer range 0 to b;beginprocess(clk_in,setstop)beginif(clk_in 'event and clk_in='1') thenif(( c+7500000)<a and setstop='1') then c<=c+1;clk_out1<='1';else c<=0;clk_out1<='0';end if;end if;end process;process(clk_in)beginif(clk_in 'event and clk_in='1') thenif d<=b then d<=d+1; clk_out2<='1';else d<=0;clk_out2<='0';end if;end if;end process;end fun;4.2计时模块设计4.2.1 微秒计时模块计数器的第一个模块为微秒计时模块，其实质为一个六十进制计数器。
输入：clk为1/60hz，reset为清零复位键输出：ensecond为秒模块的进位信号Daout为微妙输出显示信号源代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity msecond isport(clk,reset:in std_logic;ensecond:out std_logic;daout:out std_logic_vector(6 downto 0));end entity msecond;architecture fun of msecond issignal count:std_logic_vector(6 downto 0);signal enmin_1:std_logic;beginprocess(clk,reset)beginif(reset='0')then count<="0000000";elsif(clk 'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenmin_1<='1';count<="0000000";elsecount<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#)thencount<=count+1 ;enmin_1<='0' ;elsecount<="0000000";end if;end if;end process;daout<=count;ensecond<=enmin_1 ;end fun;4.2.2 秒计时模块计数器的第二个模块为秒计时模块，其实质为一个六十进制计数器。
输入：clk为秒进位信号，reset为清零复位键，setmin为调分信号，setclk为消抖时钟输出：enmin为分模块的进位信号daout为秒输出显示信号源代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(clk,setclk,reset,setmin:in std_logic;enmin:out std_logic;daout:out std_logic_vector(6 downto 0));end entity second;architecture fun of second issignal count:std_logic_vector(6 downto 0);signal enmin_1,enmin_2:std_logic;beginprocess(clk,reset,setmin)beginif(reset='0')then count<="0000000";elsif(clk 'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenmin_1<='1';count<="0000000";elsecount<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#)thencount<=count+1 ;enmin_1<='0' ;elsecount<="0000000";end if;end if;end process;process(setclk,setmin)beginif(setclk 'event and setclk='1')thenenmin_2<=not setmin ;end if;end process;daout<=count;enmin<=(enmin_1 or enmin_2);end fun;4.2.3 分计时模块计数器的第三个模块为秒计时模块，其实质为一个六十进制计数器。
输入：clk为分进位信号，reset为清零复位键，sethour为调时信号，setclk为消抖时钟输出：enhour为小时模块的进位信号daout为分输出显示信号源代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(clk,setclk,reset,sethour:in std_logic;enhour:out std_logic;daout:out std_logic_vector(6 downto 0));end entity minute;architecture fun of minute issignal count:std_logic_vector(6 downto 0);signal enhour_1,enhour_2:std_logic;beginprocess(clk,reset)beginif(reset='0')thencount<="0000000";elsif(clk 'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenhour_1<='1';count<="0000000";elsecount<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#)thencount<=count+1;enhour_1<='0' ;elsecount<="0000000";end if;end if;end process;process(setclk,sethour)beginif(setclk 'event and setclk='1')thenenhour_2<=not sethour ;end if;end process;daout<=count;enhour<=(enhour_1 or enhour_2);end fun;4.2.4小时计时模块计数器的第四个模块为小时计时模块，其实质为一个二十四进制计数器。
输入：clk为分进位信号，reset为清零复位键，setweek为调小时信号，setclk为消抖时钟输出：enweek为日期模块的进位信号daout为小时输出显示信号源代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(clk,setclk,reset,setweek:in std_logic;enweek:out std_logic;daout:out std_logic_vector(6 downto 0));end entity hour;architecture fun of hour issignal count:std_logic_vector(6 downto 0);signal enweek_1,enweek_2:std_logic;beginprocess(clk,reset)beginif(reset='0')thencount<="0000000";elsif(clk 'event and clk='1')thenif(count(3 downto 0)="1001") and (count<16#23# )then count<=count+7;elsif (count="0100011")thenenweek_1<='1';count<="0000000";elsif(count<16#23#)thencount<=count+1;enweek_1<='0';elsecount<="0000000";end if;end if;end process;process(setclk,setweek)beginif(setclk 'event and setclk='1')thenenweek_2<=not setweek;end if;end process;daout<=count;enweek<=(enweek_1 or enweek_2) ;end fun;4.3日期和星期模块设计4.3.1 星期显示模块星期显示模块其实质为一个七进制计数器。
