verilog任务和函数课件例程
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第五讲 任务、函数和编译预处理页数:55
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公式与函数应用页数:4
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verilog任务和函数课件例程页数:66
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系统任务和函数页数:82
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任务和函数页数:5
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函数任务与实践页数:1
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Verilog HDL语言PPT课件
end
else //read continue
if(ph+ 8'b00000001 ==pe) // empty
begin
wr<=0;rd<=0;state<=stop;busy<=0;full<=0;
end
else // not empty
begin
wr<=0;rd<=1;state<=read;busy<=1;
同步清零？
第4页/共234页
例3：分频器的设计
module
nfrequency( rst, clk, q );
input rst, clk;
output [3:0] q;
reg [3:0] q;
always @( posedge clk or negedge rst )
if (!rst)
q<=0;
end
第21页/共234页
read:
begin
ph<=ph+ 8'b00000001;
if(fifo_rd==0) //end of read
begin
wr<=0;rd<=0;state<=stop;busy<=0;full<=0;
if(ph+ 8'b00000001 ==pe) empty <=1; else empty<=0;
reg[1:0] state; reg[7:0] fifo_out,data; reg wr,rd,empty,full,busy; //fifo write , read ,empty , full reg[7:0]pe,ph; //fifo point:P_end,P_head parameter write=1,read=2,stop=0;
Verilog的讲义52页PPT
0
0x
9
9.40ns
9
01
10
10.00ns 10
11
19
19.40ns 19
显示信号值 — $display
• $display输出参数列表中信号的当前值。 语法：$display([“ format_specifiers”,] <argument_ list>)
• $display输出时自动换行。
%m %t
hex octal decimal binary ASCII string strength module time
转义符
\t \n \\
\" \< 1-3 digit octal number> %0d
tab 换行 反斜杠 双引号 上述的ASCII表示 无前导0的十进制数
显示信号值—$write和$strobe
9.53ns
initial
10
01
begin
10 10.00ns 10
11
$display("time realtime20stime19\.t53ns
20
in1 \t o1 ");
10
$timeformat(-9, 2, "ns", 10);
$monitor("%d %t %d \t %b \t %b", $time, $realtime,
• $write与$display相同，不同的是不会自动换行。
$write($time, “%b \t %h \t %d \t %o \t”, sig1, sig2, sig3, sig4);
• $strobe与$display相同，不同的是在仿真时间前进之前的信号值。 而$display和$write立即显示信号值。也就是说$strobe显示稳定状态 信号值，而$display和$write可以显示信号的中间状态值。
Verilog学习----结构语句、任务语句、函数语句和系统任务
Verilog学习----结构语句、任务语句、函数语句和系统任务1.结构说明语句initial与always说明语句；initial语句：initialbegin语句1；语句2；"""""""语句n；end例⼦：⽤initial 块对存储器变量赋初始值initialbeginareg=0; //初始化寄存器aregfor(index=0;index<size;index=index+1)memory[index]=0; //初始化⼀个memoryend⽤initial语句来⽣成激励波形initialbegininputs = 'b000000; //初始时刻为0#10 inputs = 'b011001; （’是英⽂输⼊法中的标号）#10 inputs = 'b011011;#10 inputs = 'b011000;#10 inputs = 'b001000;endalways语句Always<时序控制><语句>always语句由于其不断活动的特性，只有和⼀定的时序控制结合在⼀起才有⽤。
如果⼀个always语句没有时序控制，则这个always语句将会使仿真器产⽣死锁。
见下例：[例3]：always areg = ~areg;但如果加上时序控制，则这个always语句将变为⼀条⾮常有⽤的描述语句。
见下例：[例4]：always #half_period areg = ~areg;这个例⼦⽣成了⼀个周期为:period(=2*half_period) 的⽆限延续的信号波形，常⽤这种⽅法来描述时钟信号，作为激励信号来测试所设计的电路。
reg[7:0] counter;reg tick;always @(posedge areg)begintick = ~tick;counter = counter + 1;endalways的时间控制可以是边沿触发也可以是电平触发可以是单个信号也可以是多个信号，中间⽤or 连接。
第4部分verilog语法入门学习课件
·在过程块中对变量赋值时，忘了把它定义为寄存器 类型（reg）或已把它定义为连接类型了（wire） · 把实例的输出连接出去时，把它定义为寄存器类型
寄存器类型变量共有四种数据类型：
类型
功能
.
reg
无符号整数变量，可以选择不同的位宽。
integer 有符号整数变量，32位宽，算术运算可产生2的补码。
real
有符号的浮点数，双精度。
time
无符号整数变量，64位宽（Verilog-XL仿真工具用64位的
正数来记录仿真时刻）
Reg [7:0]a 8位寄存器a
file = /libs/TTL_U/udp.lib
4.3 Verilog 的数据类型和逻辑值
1、Verilog 的四种逻辑值
4buf 4buf
04 0、低、伪、逻辑低、地、VSS、负插入 14 1、高、真、逻辑高、电源、VDD、正插入
4buf
X4 X、不确定：逻辑冲突无法确定其逻辑值
4bufif
endmodule
4.1 简单的 Verilog HDL模块
module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable) endmodule
module mytri(out,in,enable); output out; input in, enable; assign out = enable? In : "bz; endmodule
· 标识符最长可以达到1023个字符。
· 模块名、端口名和实例名都是标识符。
· Verilog语言是大小写敏感的
4、标识符
寄存器类型变量共有四种数据类型：
类型
功能
.
reg
无符号整数变量，可以选择不同的位宽。
integer 有符号整数变量，32位宽，算术运算可产生2的补码。
real
有符号的浮点数，双精度。
time
无符号整数变量，64位宽（Verilog-XL仿真工具用64位的
正数来记录仿真时刻）
Reg [7:0]a 8位寄存器a
file = /libs/TTL_U/udp.lib
4.3 Verilog 的数据类型和逻辑值
1、Verilog 的四种逻辑值
4buf 4buf
04 0、低、伪、逻辑低、地、VSS、负插入 14 1、高、真、逻辑高、电源、VDD、正插入
4buf
X4 X、不确定：逻辑冲突无法确定其逻辑值
4bufif
endmodule
4.1 简单的 Verilog HDL模块
module trist1(out,in,enable); output out; input in, enable; mytri tri_inst(out,in,enable) endmodule
module mytri(out,in,enable); output out; input in, enable; assign out = enable? In : "bz; endmodule
· 标识符最长可以达到1023个字符。
· 模块名、端口名和实例名都是标识符。
· Verilog语言是大小写敏感的
4、标识符
第9章verilog_HDL_程序设计PPT课件
reg[12:0] temp2; reg[11:0] temp3; reg[10:0] temp4;
reg[9:0] temp5; reg[8:0] temp6;
reg[7:0] temp7;
function[7:0] mult8x1;
//该函数实现8×1乘法
input[7:0] operand; input sel;
temp5<=((mult8x1(a,b[2]))<<2);temp4<=((mult8x1(a,b[3]))<<3);
temp3<=((mult8x1(a,b[4]))<<4);temp2<=((mult8x1(a,b[5]))<<5);
temp1<=((mult8x1(a,b[6]))<<6);temp0<=((mult8x1(a,b[7]))<<7);
module count7(reset,clk,cout);
input clk,reset; output wire cout;
reg[2:0] m,n; reg cout1,cout2;
assign cout=cout1|cout2;
//两个计数器的输出相或
always @(posedge clk)
endmodule
（4）查找表乘法器
查找表乘法器将乘积直接存放在存储器中，将操作数 （乘数和被乘数）作为地址访问存储器，得到的输出 数据就是乘法运算的结果。
查找表方式的乘法器速度只局限于所使用存储器的存 取速度。但由于查找表规模随操作数位数增加而迅速 增大，因此如用于实现位数宽的乘法操作，需要 FPGA器件具有较大的片内存储器模块。比如，要实 现8×8乘法，要求存储器的地址位宽为16位，字长 为16位，即存储器大小为1M比特。
北大Verilog课件--17_Verilog任务与函数
函数中不能有时序控制，但调用它的过程可以有时序控制。 函数中不能有时序控制，但调用它的过程可以有时序控制。 在函数中作为register使用 函数名f_or_and在函数中作为 函数名 在函数中作为 使用
函数
主要特性： 主要特性：
• 函数定义中不能包含任何时序控制语句。 函数定义中不能包含任何时序控制语句。 • 函数至少有一个输入，不能包含任何输出或双向端口。 函数至少有一个输入，不能包含任何输出或双向端口。 • 函数只返回一个数据，其缺省为reg类型。 函数只返回一个数据，其缺省为 类型 类型。 • 传送到函数的参数顺序和函数输入参数的说明顺序相同。 传送到函数的参数顺序和函数输入参数的说明顺序相同。 • 函数在模块（module)内部定义。 函数在模块（ 内部定义。 内部定义 • 函数不能调用任务，但任务可以调用函数。 函数不能调用任务，但任务可以调用函数。 • 函数在 函数在Verilog中定义了一个新的范围（scope)。 中定义了一个新的范围（ 中定义了一个新的范围 。 • 虽然函数只返回单个值，但返回的值可以直接给信号连接赋值。 虽然函数只返回单个值，但返回的值可以直接给信号连接赋值。 这在需要有多个输出时非常有效。 这在需要有多个输出时非常有效。 {o1, o2, o3, o4} = f_ or_ and (a, b, c, d, e);
module mult (clk, a, b, out, en_mult); input clk, en_mult; input [3: 0] a, b; output [7: 0] out; reg [7: 0] out; always @( posedge clk) multme (a, b, out); // 任务调用 task multme; // 任务定义 input [3: 0] xme, tome; output [7: 0] result; wait (en_mult) result = xme * tome; endtask endmodule
《Verilog设计实例》PPT课件
精选PPT
6
task sort2; inout [t:0] x, y; reg [t:0] tmp; if( x > y ) begin tmp = x; x = y; y = tmp; end endtask endmodule
精选PPT
7
[例4]. 比较器的设计实例（利用赋 值语句设计组合逻辑） module compare(equal,a,b); parameter size=1; output equal; input [size-1:0] a, b; assign equal =（a==b）? 1 : 0; endmodule
assign outvec= h? 4'b0111 : g? 4'b0110 : f? 4'b0101:
e? 4'b0100 : d? 4'b0011 :c? 4'b0010 : b? 4'b0001:
a? 4'b0000 : 4'b1000; assign none_on = outvec[3];
精选PPT
18
[例9]. 输出驱动器设计实例 三态输出驱动器设计方案之一: module trist1( out, in, enable); output out; input in, enable; assign out = enable? in: 'bz; endmodule
精选PPT
19
三态输出驱动器设计方案之二: module trist2( out, in, enable ); output out; input in, enable;
begin
if(clk)
q=data;
Verilog示例教程PPT教学课件
always @(opcode or a or b) //用电平敏感的always块描述组合逻辑
begin case(opcode) //算术运算 `plus: out =a + b; `minus: out = a - b; //位运算 `band: out = a & b; `bor: out = a | b; `unegate: out = ~a; //单目运算 default: out = 8'hx;
endmodule
设计示例四（续） 用四个T触发器组成一个进位计数器
module ripple_carry_counter(q, clk, reset); output [3:0] q; input clk, reset; //4 instances of the module TFF are created. TFF tff0(q[0],clk, reset); TFF tff1(q[1],q[0], reset); TFF tff2(q[2],q[1], reset); TFF tff3(q[3],q[2], reset); endmodule
//延迟200个单位时间，触发事件end_first_pass
end
$finish;
//结束仿真
end
设计示例三 (续）
always @(end_first_pass) clearb = ~ clearb; //清零信号电平翻转
always @(posedge clock) $display (“ at time %0d clearb= %b data= %b qout= %b ”, $time,clearb,data,qout);
宏定义stim引用,等同于 #100 data=4'b 注意引用时要用 `符号。
begin case(opcode) //算术运算 `plus: out =a + b; `minus: out = a - b; //位运算 `band: out = a & b; `bor: out = a | b; `unegate: out = ~a; //单目运算 default: out = 8'hx;
endmodule
设计示例四（续） 用四个T触发器组成一个进位计数器
module ripple_carry_counter(q, clk, reset); output [3:0] q; input clk, reset; //4 instances of the module TFF are created. TFF tff0(q[0],clk, reset); TFF tff1(q[1],q[0], reset); TFF tff2(q[2],q[1], reset); TFF tff3(q[3],q[2], reset); endmodule
//延迟200个单位时间，触发事件end_first_pass
end
$finish;
//结束仿真
end
设计示例三 (续）
always @(end_first_pass) clearb = ~ clearb; //清零信号电平翻转
always @(posedge clock) $display (“ at time %0d clearb= %b data= %b qout= %b ”, $time,clearb,data,qout);
宏定义stim引用,等同于 #100 data=4'b 注意引用时要用 `符号。
Verilog实例PPT教学课件
end endmodule
2020/12/10
8
多路器（3）
module mux(out ,a,b,sel);
output out;
input a,b,sel;
reg out;
always @(a or b or sel)
begin
if(sel) out=a;
else out=b;
end
endmodule
2020/12/10
7
多路器（2）
module mux(out ,a,b,sel); output out; input a,b,sel; reg out; always @(a or b or sel)
begin case(sel) 1’b1: out=a; 1’b0:out=b; default: out=’bx;//此句是否可以去掉？ endcase
endcase end endmodule
21
例3：比较器
module compare(equal,a,b); parameter size=8; output equal; input[size-1:0] a,b;
assign equal=(a==b)?1:0; // b=8’b1000_0000
18
状态机结构框图
Moore machine
2020/12/10
Mealy machine
19
例1：8位带进位端的加法器
module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input [7:0] a,b; assign {cout,sum}=a+b+cin;
2020/12/10
8
多路器（3）
module mux(out ,a,b,sel);
output out;
input a,b,sel;
reg out;
always @(a or b or sel)
begin
if(sel) out=a;
else out=b;
end
endmodule
2020/12/10
7
多路器（2）
module mux(out ,a,b,sel); output out; input a,b,sel; reg out; always @(a or b or sel)
begin case(sel) 1’b1: out=a; 1’b0:out=b; default: out=’bx;//此句是否可以去掉？ endcase
endcase end endmodule
21
例3：比较器
module compare(equal,a,b); parameter size=8; output equal; input[size-1:0] a,b;
assign equal=(a==b)?1:0; // b=8’b1000_0000
18
状态机结构框图
Moore machine
2020/12/10
Mealy machine
19
例1：8位带进位端的加法器
module adder_8(cout,sum,a,b,cin); output cout; output [7:0] sum; input cin; input [7:0] a,b; assign {cout,sum}=a+b+cin;
数字系统设计与verilog HDL 第7章PPT课件
1) 顺序块
由关键词begin开始，end结束 顺序块中的语句是一条一条执行，只有前面的语句执行完后， 后面的语句才能执行（内嵌套延迟和非阻塞赋值除外）。
如果语句中包含有延迟或事件控制，那么延迟总是相对于上 一条语句完成的时间的。
[例] begin
b=a; c=b;
end
[例] begin
b=a; #10 c=b;
//当信号a或信号b的值发生改变
@(posedge clock)
//当clock 的上升沿到来时
@(negedge clock)
//当clock 的下降沿到来时
@(posedge clk or negedge reset)
//当clk的上升沿到来或reset信号的下降沿到来
敏感信号列表举例（4选1数据选择器）
可综合性
√ √
√ √ √ √ √
√ √ √
7.1 过程语句
initial always 在一个模块（module）中，使用initial和always语句的 次数是不受限制的。initial语句常用于仿真中的初始化 ，initial过程块中的语句仅执行一次；always块内的语句 则是不断重复执行的。
第7章 Verilog行为语句
主要内容
◆ 过程语句（initial、always） ◆ 块语句（begin-end、fork-join） ◆ 赋值语句（assign、=、<=） ◆ 条件语句（if-else、case、casez、casex） ◆ 循环语句（for、forever、repeat、while） ◆ 编 译 指 示 语 句 （ ` define、`include、`ifdef、 `else、`endif） ◆ 任务（task）与 函数（function） ◆ 顺序执行与并发执行
由关键词begin开始，end结束 顺序块中的语句是一条一条执行，只有前面的语句执行完后， 后面的语句才能执行（内嵌套延迟和非阻塞赋值除外）。
如果语句中包含有延迟或事件控制，那么延迟总是相对于上 一条语句完成的时间的。
[例] begin
b=a; c=b;
end
[例] begin
b=a; #10 c=b;
//当信号a或信号b的值发生改变
@(posedge clock)
//当clock 的上升沿到来时
@(negedge clock)
//当clock 的下降沿到来时
@(posedge clk or negedge reset)
//当clk的上升沿到来或reset信号的下降沿到来
敏感信号列表举例（4选1数据选择器）
可综合性
√ √
√ √ √ √ √
√ √ √
7.1 过程语句
initial always 在一个模块（module）中，使用initial和always语句的 次数是不受限制的。initial语句常用于仿真中的初始化 ，initial过程块中的语句仅执行一次；always块内的语句 则是不断重复执行的。
第7章 Verilog行为语句
主要内容
◆ 过程语句（initial、always） ◆ 块语句（begin-end、fork-join） ◆ 赋值语句（assign、=、<=） ◆ 条件语句（if-else、case、casez、casex） ◆ 循环语句（for、forever、repeat、while） ◆ 编 译 指 示 语 句 （ ` define、`include、`ifdef、 `else、`endif） ◆ 任务（task）与 函数（function） ◆ 顺序执行与并发执行
verilog 任务和函数
•
“局部变量说明”用来对任务内用到的局部变量进行
宽度和类型说明，这个说明语句的语法与进行模块定义时 的相应说明语句语法是一致的。
•
由“begin”和“end”关键词界定的一组行为语句指明 了任务被调用时需要进行的操作。在任务被调用时，这些 行为语句将按串行方式得到执行。
•
任务定义与“过程块”、“连续赋值语句”及“函数 定义”这三种成份以并列方式存在于行为描述模块中，它 们在层次级别上是相同的。任务定义结构不能出现在任何 一个过程块的内部。
交通灯开启时间的任务 task light; output color; input[31:0] tics; begin repeat(tics) @(posedge clock);//等待tics个时钟的上升沿 color=off;//关灯 end endtask //产生时钟脉冲的always块 always begin #100 clock=0; #100 clock=1; end endmodule
输出到端口“data”。 • 在定义任务时必须注意如下几点： (1) 在第一行“task”语句中不能列出端口名列表。
(2) 在任务定义结构中的“行为语句”部分可以有延时语句、敏感事件控制语句 等时间控制语句出现。
(3) 一个任务可以没有输入、输出和双向端口，也可以有一个或多个输入、输出 和双向端口。 (4) 一个任务可以没有返回值，也可以通过输出端口或双向端口返回一个或多个 返回值。 (5) 在一个任务中可以调用其它的任务或函数，也可以调用该任务本身。 (6) 在任务定义结构内不允许出现过程块(initial 或always过程块)。 (7) 在任务定义结构内可以出现“disable中止语句”，这条语句的执行将中断 正在执行的任务。当任务被中断后，程序流程将返回到调用任务的地方继续向 下执行。
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果合并后输出到端口“data”。
在定义任务时必须注意如下几点： (1) 在第一行“task”语句中不能列出端口名列表。 (2) 在任务定义结构中的“行为语句”部分可以有延时语句、 敏感事件控制语句等时间控制语句出现。 (3) 一个任务可以没有输入、输出和双向端口，也可以有一 个或多个输入、输出和双向端口。 (4) 一个任务可以没有返回值，也可以通过输出端口或双向 端口返回一个或多个返回值。 (5) 在一个任务中可以调用其它的任务或函数，也可以调用 该任务本身。 (6) 在任务定义结构内不允许出现过程块(initial 或 always过程块)。 (7) 在任务定义结构内可以出现“disable中止语句”，这 条语句的执行将中断正在执行的任务。当任务被中断后，程序流 程将返回到调用任务的地方继续向下执行。
内的标识符“c”都代表局部变量，而在任务定义结构外出现的
“c”则代表着模块内定义的变量c。 下面是一个具体的、实现交通灯控制的例子，在该模块中使 用任务可以使程序简洁易懂。
【例7-4】交通灯控制模块。 module traffic_lights; reg clock, red, amber, green; parameter on=1, off=0, red_tics=350, amber_tics=30,green_tics=200; //交通灯初始化 initial red=off; initial amber=off; initial green=off; //交通灯控制时序 always begin red=on; //开红灯 light( red, red_tics); //调用等green, green_tics); //等待 amber=on; //开黄灯 light( amber, amber_tics); //等待
下面我们举几个例子说明任务的调用。
【例7-3】用任务来实现一个8位加法器。 module task_example (a，b，c)；
input [7:0] a，b；
output [7:0] c； reg [7:0] c； task adder； input [7:0] a，b； output [7:0] adder； reg c； integer i； //此处的变量c是任务内的局部变量 //任务内局部变量说明 //任务定义部分
2. 任务的调用
任务的调用是通过“任务调用语句”来实现的。任务调用语 句的语法如下： <任务名> ( 端口1，端口2，……，端口n )； 其中，“(端口1, 端口2,……, 端口n)”组成了一个端口名列表。 在调用任务时必须注意： (1) 任务调用语句只能出现在过程块内。 (2) 任务调用语句就像一条普通的行为语句那样得到处理。 (3) 当被调用的任务具有输入或输出端口时，任务调用语句 必须包含端口名列表，这个列表内各个端口名出现的顺序和类型 必须与任务定义结构中端口说明部分的端口顺序和类型相一致， 注意只有寄存器类的变量才能与任务的输出端口相对应。 例如，例7-2所示模块对例7-1中定义的任务“read_mem”进行 了调用。
务被调用时，模块中的变量a，b，c分别和任务中的端口a，b， adder相互对应，这样在任务执行完毕后运算结果(即adder的值)
可以通过输出端口传递给变量c 。要注意在模块和任务内都定义
了变量“c”，它们是两个不同的变量，在任务内定义的局部变量 只能在任务内部使用。所以在这种情况下，出现在任务定义结构
上是相同的。任务定义结构不能出现在任何一个过程块的内部。
【例7-1】任务的定义。 task read_mem； //任务定义结构的开头，指定任务名为“read_mem” input [15:0] address； //输入端口说明 output [31:0] data； reg [3:0] counter； reg[7:0] temp [1:4]； begin //语句块 ，指明任务被调用时需要进行的操作 for (counter=1 ；counter<=4；counter=counter+1) temp[counter]=mem[address+counter-1]； data={temp[1]，temp[2]，temp[3]，temp[4]}； end //输出端口说明 //局部变量说明 //局部变量说明
其中：关键词task和endtask将它们之间的内容标志成是一个任
务定义。其中关键词task标志着一个任务定义结构的开端，其后
的“<任务名>”是为被定义任务所取的一个名称。在“<任务名>” 后面不能出现输入输出端口列表。
“端口与类型说明”用于对任务各个端口的宽度和类型进行
说明，其中端口类型由关键词input，output和inout (分别表示： 输入、输出和双向端口)指定，该说明语句的语法与进行模块定
共同点
• 任务和函数必须在module内调用 • 在任务和函数中不能声明wire
• 所有输入/输出都是局部寄存器
• 任务/函数执行完成后才返回结果。
例如，若任务/函数中有forever语句，则永远不会返回结果
7.1 Verilog 任务
“任务(task)”类似于其它编程语言中的“过程”。任务的使用包
begin c = 0； begin // c存储着上一位数字相加时的进位 for (i = 0； i <= 7； i = i+1)
adder[i] = a[i] ^ b[i] ^ c；
end
//求一位数字相加的结果
c = (a[i] & b[i]) | (a[i] & c) | (b[i] & c)；
义时的相应说明语句语法是一致的。
“局部变量说明”用来对任务内用到的局部变量进行宽度和 类型说明，这个说明语句的语法与进行模块定义时的相应说明语
句语法是一致的。
由“begin”和“end”关键词界定的一组行为语句指明了任务 被调用时需要进行的操作。在任务被调用时，这些行为语句将按
串行方式得到执行。
任务定义与“过程块”、“连续赋值语句”及“函数定义” 这三种成份以并列方式存在于行为描述模块中，它们在层次级别
任务的调用具有以下特点：
(1) 在任务内定义的局部变量都具有局部和静态的特点。也 就是说，如果同时对同一任务进行两次调用，则两个调用进程使 用的将是相同物理地址处的同一个局部变量。在这种情况下要注 意防止内存使用冲突。 (2) 在一个任务中可以直接访问上一级调用模块中的任何寄 存器，例如上例中我们可以在任务“read_mem”中对存储器变量 mem进行访问，这个mem变量是在上一级模块(调用模块) “demo_task_invo”中定义的。 (3) 由于任务内部可以包含时间控制语句，所以调用执行一 个任务所需的时间可以是非零时间单位，也就是说任务启动时刻 可以是不同于任务结束时刻的。 (4) 可以通过一个disable语句来中断任务的执行。任务被 中断后，程序流程将返回到调用任务的地方继续往下执行。
end
endtask always@(a or b) //任务定义部分结束
adder (a，b，c)；
endmodule
//任务调用语句
上例所示的模块由“任务定义部分”和“always过程块”两 部分组成，其中定义的任务“adder”实现了一个8位加法器的运
算功能，它有两个输入端口a和b，有一个输出端口adder。在任
endtask
//任务定义结构的结尾
上例定义了一个名为“read_mem”的任务，该任务有一个16 位的输入端口“address”、一个32位的输出端口“data”、一个4 位的局部变量“counter”和一个8位的存储器“temp”。 当上例所定义的任务被调用时，begin和end中间的语句得到 执行，它们用来执行对存储器“mem”进行的四次读操作，将其结
【例7-2】对任务进行调用。 module demo_task_invo； reg[7:0] mem [128:0]； reg[15:0] a； reg[31:0] b； initial begin a=0； read_mem(a，b)； //第一次调用 #10； a=64； read_mem(a，b)； //第二次调用 end <任务“read_mem”定义部分> endmodule
括任务定义和任务调用。任务既可表示组合逻辑又可表达时
序逻辑，定义的形式如下 task <任务名>; <端口及数据类型声明语句> begin <语句1> <语句2> ..... <语句n> end endtask 任务可以没有或有一个或多个参数。值通过参数传入和传出 任务。除输入参数外（参数从任务中接收值），任务还能带 有输出参数（从任务中返回值）和输入输出参数。任务的定 义在模块说明部分中编写。
Verilog的任务及函数区别和联系
区别
• 任务（task) 通常用于调试，或对硬件进行行为描述 可以包含时序控制（#延迟，@, wait） 可以有 input，output，和inout参数 可以调用其他任务或函数 • 函数(function) 通常用于计算，或描述组合逻辑 不能包含任何延迟；函数仿真时间为0 只含有input参数并由函数名返回一个结果 可以调用其他函数，但不能调用任务
always@(code or a or b) begin case(code) 2'b00: my_and (a, b, c); /* 调用任务my_and，需注意端口列表的
顺序应与任务定义中的一致，这里的a,b,c分别对应任务定义中的 a,b,out */
2'b01: c=a|b; //或 2'b10: c=a-b; //相减 2„b11: c=a+b; //相加 default: c=2‟bx; endcase end endmodule