当前位置：文档之家 › 数字逻辑技术第七章

数字逻辑技术第七章

  • 格式：doc
  • 大小：15.00 KB
  • 文档页数：2

下载文档原格式

  / 2

合集下载

(整理)《数字逻辑电路》试题2.

(整理)《数字逻辑电路》试题2.

一、选择题（每小题1.5分）第一章：1. 带符号位二进制数10011010的反码是（ ）。

A. 11100101B. 10011010C. 10011011D. 111001102. 十进制数5对应的余3码是（ ）。

A. 0101B. 1000C. 1010D. 11003. 二进制代码1011对应的格雷码是（ ）。

A. 1011B. 1010C. 1110D. 0001第二章：1. 下列公式中哪一个是错误的？ （ ）A. A A 0=+B. A A A =+C. B A )B A ('+'='+D. )C A )(B A (BC A ++=+2. 下列各式中哪个是三变量A 、B 、C 的最小项？ （ ）A. B A ''B. C B A +'+'C.ABCD. C B '+'3. 下列函数中不等于A 的是（ ）。

A. A ＋1B. A ＋AC. A ＋ABD. A （A ＋B ）4. 在逻辑代数的加法运算中，1＋1＝（ ）。

A. 2B. 1C. 10D. 05. A ⊕1＝（ ）。

A. AB. 1C. A 'D. 06. 含有A 、B 、C 、D 四个逻辑变量的函数Y=A+B+D 中所含最小项的个数是（）。

A. 3 B. 8 C. 14 D. 167. 下列函数中等于AB 的是（ ）。

A. （A ＋1）BB. （A ＋B ）BC. A ＋ABD. A （AB ）8. 为了将600份文件顺序编码，如果采用二进制代码，最少需要用（ ）位。

A. 3B. 10C. 1024D. 6009. 为了将600个运动员顺序编码，如果采用八进制代码，最少需要用（ ）位。

A. 3B. 4C. 10D. 75第三章：1. 采用漏极开路输出门电路（OD 门）主要解决了（ ）。

A. CMOS 门不能相“与”的问题B. CMOS 门的输出端不能“线与”的问题C. CMOS 门的输出端不能相“或”的问题2. 下列哪个特点不属于CMOS 传输门？（ ）A. CMOS 传输门属于双向器件。

数字逻辑欧阳星明第四版华科出版全答案课件

数字逻辑欧阳星明第四版华科出版全答案课件

解答： (1) F (A ,B ,C ,D ) B C D A B AC D B BC
AB CD 00 01 11 10
00
11
所以，F（A,B,C,D）
01
11
11
11
10
1
=m(4-7,12-15) =M(0-3,8-11)
数字逻辑欧阳星明第四版华科出版全答案
21
习题课
解答： (2) F (A ,B ,C ,D )(A B AB )(D B C)D
＝0.5＋0.25＋0＋0.0625＋0＋0.015625
＝(0.828125)10 ＝(0.65)8 ＝(D4)16
数字逻辑欧阳星明第四版华科出版全答案
6
习题课
（3） (10111.01)2＝1×24＋0×23＋1×22＋1×21＋1×20 ＋ 0×2-1＋1×2-2 ＝16＋4＋2＋1＋0＋0.25 ＝(23.25)10 ＝(27.2)8 ＝(17.4)16
数字逻辑欧阳星明第四版华科出版全答案
10
习题课
1.12 试用8421码和Gray码分别表示下列各数。
（1） (111110)2
（2） (1100110)2
解答：
（1） (111110)2 = (62)10 = (0110 0010)8421 =(100001)Gray
（2）(1100110)2 = (102)10 =(0001 0000 0010) 8421 =(1010101) Gray
（4） FA[B(CDE)G]
反函数： FAB C EBD B G E 对偶函数：F 'A B C E B D E B G
数字逻辑欧阳星明第四版华科出版全答案
17

《数字逻辑与数字系统》教学大纲

《数字逻辑与数字系统》教学大纲

《数字逻辑与数字系统》教学大纲一、使用说明（一）课程性质《数字逻辑与数字系统》是计算机科学与技术专业的一门专业基础课。

（二）教学目的通过本课程的学习，可以使学生熟悉数制与编码,逻辑函数及其化简,集成逻辑部件,中大规模集成组合逻辑构件。

掌握组合逻辑电路分析和设计，同步时序逻辑电路分析和设计，异步时序逻辑电路分析和设计；中规模集成时序逻辑电路分析和设计。

了解可编程逻辑器件，数字系统设计，数字系统的基本算法与逻辑电路实现，VHDL语言描述数字系统。

为专业课的学习打下坚实的基础。

（三）教学时数本课程理论部分总授课时数为68课时。

（四）教学方法理论联系实际，课堂讲授。

（五）面向专业计算机科学与技术专业。

二、教学内容第一章数制与编码（一）教学目的与要求通过本章学习使学生掌握数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。

（二）教学内容模拟信号，数字信号，数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。

重点与难点：数制，二进制码，逻辑运算，逻辑代数的基本定律和规则，逻辑函数的化简。

第一节进位计数制1、十进制数的表示2、二进制数的表示3、其它进制数的表示第二节数制转换1、二进制数与十进制数的转换2、二进制数与八进制数、十六进制数的转换第三节带符号数的代码表示1、真值与机器数2、原码3、反码4、补码5、机器数的加、减运算6、十进制数的补数第四节码制和字符的代码表示1、码制2、可靠性编码3、字符代码（三）教学方法与形式课堂讲授。

（四）教学时数2课时。

第二章逻辑代数与逻辑函数（一）教学目的与要求通过本章学习使学生掌握逻辑代数的基本运算,逻辑代数的基本公式、定理及规则。

逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。

（二）教学内容逻辑代数的基本运算、基本公式、定理及规则。

逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。

重点与难点：逻辑代数的公式、定理及规则。

数字逻辑课后答案第七章

数字逻辑课后答案第七章

D80 D20
D20 D4
D10 D10
D8 D2
D1
图2
3. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法
器。
解答
分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和 加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的 范围为0000～10011(0～19,19=9+9+最低位的进位)。因为题目要求运算的结果也
0
0000000000
0
1
0000100001
0
2
0001000010
0
3
0001100011
0
4
0010000100
0
5
0010100101
0
6
0011000110
0
7
0011100111
0
8
0100001000
0
9
0100101001
0
10
0101010000
1
11
0101110001
1
12
0110010010
设计出该序列发生器的逻辑电路图如图8所示。
图8
11. 在图9所示电路中，若取R1=2R2 ,请问输出矩形波的占空比为多 少?
图9 解答
2R2 + R2 = 3R2 = 3 2R2 + 2R2 4R2 4
12. 分析图10所示由定时器5G555构成的多谐振荡器。
图10
（1）计算其振荡周期；
（2）若要产生占空比为50%的方波，R1和R2的取值关系如何?
路较复杂，一般分辨率较低；逐次比较型速度较快，精度高；双积 分型精度高、抗干扰能力强，但速度较慢。 18. ADC0809如何实现对8路模拟量输入的选择?当它与微机连接时是

数字逻辑设计及应用课程教学大纲

数字逻辑设计及应用课程教学大纲

《数字逻辑设计及应用》课程教学大纲课程编号：53000540适用专业：电子信息、电气工程、自动控制及其他应用数字技术的相关专业学时数：64 学分数：4 开课学期：第4学期先修课程：《大学物理》、《软件技术基础》、《电路分析基础》、《模拟电路基础》执笔者：姜书艳编写日期：2011.9 审核人（教学副院长）：一、课程性质和目标授课对象：全日制大学本科二年级课程类别：学科基础课教学目标（本课程对实现培养目标的作用；学生通过学习该课程后，在思想、知识、能力和素质等方面应达到的目标）：“数字逻辑设计及应用”课程是信息技术类专业所共有的一门重要学科基础课程，同时也是一门重要工程技术课程，是研究数字系统硬件设计的入门课程。

在本课程中，将介绍数字逻辑电路的分析设计方法和基本的系统设计思想；培养同学综合运用知识分析解决问题的能力和在工程性设计方面的基本素养。

通过实验和课外上机实验的方式，使同学深入了解和掌握数字逻辑电路的分析设计方法和电路的运用过程。

通过本课程的学习，使学生掌握数字逻辑电路的基本理论、基本分析和设计方法，为学习后续课程准备必要的数字电路知识。

本课程在培养学生严肃认真的科学作风和逻辑思维能力、分析设计能力、归纳总结能力等方面起重要作用。

二、课程内容安排和要求（一）教学内容、要求及教学方法1. 课堂理论教学（64学时）第一章引论（2学时）了解：数字电路的发展及其在信息技术领域中的地位；数字信号与模拟信号之间的关系及数字信号的特点；数字系统输入输出特性及其逻辑特点，数字逻辑电路的主要内容。

第二章信息的数字表达（4学时）掌握：十进制、二进制、八进制和十六进制数的表示方法以及它们之间的相互转换、二进制数的运算；符号数的表达：符号-数值码（Signed-Magnitude System、原码），二进制补码(two's complement，补码)、二进制反码（ones' complement, 反码）表示以及它们之间的相互转换；符号数的运算；溢出的概念。

数字逻辑第七章作业答案

数字逻辑第七章作业答案

H’·L’·R’
1
IDLE
R R·H’ 1 H’
R1
H
R2
L2
H’(L’+R’) 1
L3 1 H+LR L L·H’·R’ IDLE 1 R3 1 H’(L’+R’) R R·H’·L’ H+LR
H’(L’+R’) 1 L1 H+LR 1 H+L·R H H+LR R1 1H’(L’+R’) LR3
R
7.4
S
Q
S R 0 0 1 1 0 1 0 1
Q QN 维持原态 0 1 1 0 0* 0*
QN
R
Q
7.5
S QN
7.6 利用带有使能端的T触发器和组合逻辑构造D触发 器
D触发器：Q* = D （转移方程） T触发器的特征方程：Q*= EN·Q’ + EN’·Q=ENQ 所以，激励方程：EN = DQ
W’Y’
X’YZ
X’Z’
对A状态，不满足完备性，少了(X+YZ)’ 对B状态，不满足互斥性，多了W’Y’ 对C状态，满足二义性 对D状态，不满足互斥性，多了XY，并且不满足完备性， 少了(X+Y’)’
L2
7.24修改状态图
L3
H’ 1
H’ 1
H
L1
1 L L·H’·R’ H 1 H+L·R H H
H’·L’·R’
R2
Transition list
Q2Q1Q0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 S 转移表达式 S* Q2*Q1*Q0* 0 0 1 1 0 0 0 0 0 0 1 0 0 1 1 0 1 0 H’·L’·R’ IDLE L1 IDLE L·H’·R’ R·H’·L’ R1 H+L·R LR3 H’·(L’+R’) L2 L1 H+LR LR3

数字逻辑7-2编码器、译码器

7 0
数字逻辑
第7章 常用中规模集成组合逻辑电路
真值表
输入：自然二进制码 输出：低电平有效
数字逻辑 第7章 常用中规模集成组合逻辑电路
译码器的各个输出都是输入变量的最小项， 可以利用全译码器进行组合电路设计。 例 用3-8译码器设计全减器逻辑电路。 一位全减器有三个输入：被减数Ai、减数Bi、 来自相邻低位的借位；有两个输出：差Di和相 邻高位的借位Gi。根据二进制减法规则，写出 其真值表。由真值表写出其最小项表达式。
辅助端功能 （2）动态灭零输入端 RBI ：低电平有效 。当 RBI ＝0、且译码输入全为0时，该位 输出不显示，即0字被熄灭；当译码输入 不全为0时，该位正常显示。本输入端用 于消隐无效的0。如数据0034.50可显示 为34.5。
数字逻辑
第7章 常用中规模集成组合逻辑电路
辅助端功能 （3）灭灯输入/动态灭零输出端 BI / RBO ：这是 一个特殊的引脚，有时用作输入，有时用作输出 。当作为输入使用，且 BI＝0时，数码管七段全 灭，与译码输入无关。当作为输出使用时，受控 于 LT 和 RBI ：当 LT＝1且 RBI＝0时，输入数码 全0时，BI / RBO ＝0；其它情况下 BI / RBO ＝1。本端 钮主要用于显示多位数字时，多个译码器之间的 连接。
数字逻辑
第7章 常用中规模集成组合逻辑电路
逻辑图
电路特点：与门组成的阵列，每 一个输出都是最小项
数字逻辑 第7章 常用中规模集成组合逻辑电路
集成二进制译码器74LS138
Y ~ Y 为译码输 A2、A1、A0为二进制译码输入端， 出端（低电平有效），S1、S3、S2为选通控制端。 当S1＝1、 S3+ S2=0 时，译码器处于工作状态；当 S1＝0、或S3+ S2=1 时，译码器处于禁止状态。

数字逻辑(第二版) 华中科技大学出版社(欧阳星明)版数字逻辑答案第七章

习 题 七1. 用4位二进制并行加法器设计一个实现8421码对9求补的逻辑电路。

解答设8421码为B 8B 4B 2B 1 ，其对9的补数为C 8C 4C 2C 1 ,关系如下：相应逻辑电路图如图1所示。

图 12. 用两个4位二进制并行加法器实现2位十进制数8421码到二进制码解答设两位十进制数的8421码为D 80D 40D 20D 10D 8D 4D 2D 1 ，相应二进制数为B 6B 5B 4B 3B 2B 1B 0，则应有B 6B 5B 4B 3B 2B 1B 0 = D 80D 40D 20D 10×1010＋D 8D 4D 2D 1，运算如下：× D 80 1D 40 0 D 20 1 D 10 0 ＋ D 80 D 40 D 80 D 20D 40 D 10 D 8D 20D 4 D 10D 2 D 1B 6B 5B 4 B 3B 2B 1B 0据此，可得到实现预定功能的逻辑电路如图2所示。

图 23. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法解答分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的范围为0000～10011(0～19,19=9+9+最低位的进位)。

因为题目要求运算的结果也是D 8 D 10D 2D 10 D 18421码，因此需要将二进制并行加法器输出的二进制数修正为8421码。

设输出的二进制数为FC 4 F 4 F 3 F 2 F 1，修正后的结果为'1'2'3'4'4F F F F FC ，可列出修正函数真值表如表1所示。

根据表1写出控制函数表达式，经简化后可得：据此，可画出逻辑电路图如图3所示。

图34. 用一片3-8线译码器和必要的逻辑门实现下列逻辑函数表达式。

解答假定采用T4138和与非门实现给定函数功能，可将逻辑表达式变换如下：逻辑电路图如图4所示。

数字电子技术课后习题答案


ABACBC
BC
A
00 01 11 10
00
1
0
1
11
0
1
0
Y ABC
❖ 3.13某医院有一、二、三、四号病室4间，每室设有 呼叫按钮，同时在护士值班室内对应的装有一号、 二号、三号、四号4个指示灯。
❖ 现要求当一号病室的按钮按下时，无论其它病室的 按钮是否按下，只有一号灯亮。当一号病室的按钮 没有按下而二号病室的按钮按下时，无论三、四号 病室的按钮是否按下，只有二号灯亮。当一、二号 病室的按钮都未按下而三号病室的按钮按下时，无 论四号病室的按钮是否按下，只有三号灯亮。只有 在一、二、三号病室的按钮均未按下四号病室的按 钮时，四号灯才亮。试用优先编码器74148和门电路 设计满足上述控制要求的逻辑电路，给出控制四个 指示灯状态的高、低电平信号。
HP RI/BIN
I0
0/ Z1 0 10 ≥1
I1
1/ Z1 1 11
I2
2/ Z1 2 12 18
YS
I3
3/ Z1 3 13
I4
4/ Z1 4 14
YEX
I5
5/ Z1 5 15
I6
6/ Z1 6 16
I7
7/ Z1 7 17
Y0
V18
Y1
ST
E N
Y2
(b)
74148
(a)引脚图;(b)逻辑符号
A
00 01 11 10
00
0
0
1
11
1
0
1
Y AB BC AC
由于存在AC 项，不存在相切的圈，故无冒险。
❖ 4.1在用或非门组成的基本RS触发器中，已知 输入SD 、RD的波形图如下，试画出输出Q, Q

数字逻辑第7章 触发器


《数字逻辑》 假设门传输延时时间为t pd
四、最高时钟频率
2S
VCC 4S 4R 4Q 3SA 3SB 3R 3Q
VDD 4S 4R 1Q 2R 2S 3Q 2Q
16 15 14 13 12 11 10 9 74LS279
12345678
16 15 14 13 12 11 10 9 CC4044
12345678
1R 1SA 1SB 1Q 2R 2S 2Q GND (a) 74LS279 的引脚图
···
《数字逻辑》
一、电路结构和工作原理 1、用两个电平触发D触发器组成的边沿触发器
利用CMOS传输门的边沿触发器
《数字逻辑》
(4)列出真值表
CLK D Q Q *
XXXQ 0 X0 1 X1
(1)clk
0时，T
TG1通，TG2断 G3断，TG4通
Q Q保持,
D, Q随着D而变化 反馈通路接通，自锁
Q’
SR
Q*
《数字逻辑》
10
0
01
1
1 1 保持
0 0 不定
置1 保持 置1 置0 置1 不允许 置1
二、动作特点 在任何时刻，输入都能直接改变输出的状态。
《数字逻辑》
例：
SD和RD同时为0 Q,Q同为1
三、由或非门构成的锁存器
《数字逻辑》
《数字逻辑》
1.工作原理
SD RD Q Q *
两个或非门接成反馈，引出输入端用来置0，1 0 0 0 0
R
Q’m
Q’
CLK
Q 0时，只允许J 1的信号进入主触发器
Q 1时，只允许K 1的信号进入主触发器
《数字逻辑》
  1. 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。

第七章半导体存储器习题
一、选择题
1．一个容量为1K×8的存储器有个存储单元。

A.8 B.8K C.8000 D.8192 2．要构成容量为4K×8的RAM，需要片容量为256×4的RAM。

A.2 B.4 C.8 D.32
3．寻址容量为16K×8的RAM需要根地址线。

A.4 B.8 C.14 D.16 E.16K 4．若RAM的地址码有8位，行、列地址译码器的输入端都为4个，则它们的输出线（即字线加位线）共有条。

A.8 B.16 C.32 D.256 5．某存储器具有8根地址线和8根双向数据线，则该存储器的容量为。

A.8×3 B.8K×8 C.256×8 D. 256×256 6.采用对称双地址结构寻址的1024×1的存储矩阵有。

A.10行10列 B.5行5列 C.32行32列 D.1024行1024列 7．随机存取存储器具有功能。

A.读/写
B.无读/写
C.只读
D.只写
8．欲将容量为128×1的RAM扩展为1024×8，则需要控制各片选端的辅助译码器的输出端数为。

A.1
B.2
C.3
D.8
9．欲将容量为256×1的RAM扩展为1024×8，则需要控制各片选端的辅助
译码器的输入端数为。

A.4
B.2
C.3
D.8
10．只读存储器ROM在运行时具有功能。

A.读/无写
B.无读/写
C.读/写
D.无读/无写 11．只读存储器ROM中的内容，当电源断掉后又接通，存储器中的内容。

A.全部改变 B.全部为0 C.不可预料 D.保持不变 12．随机存取存储器RAM中的内容，当电源断掉后又接通，存储器中的内容。

A.全部改变
B.全部为1
C.不确定
D.保持不变 13．一个容量为512×1的静态RAM具有。

A.地址线9根，数据线1根
B.地址线1根，数据线9根
C.地址线512根，数据线9根
D.地址线9根，数据线512根 14．用若干RAM实现位扩展时，其方法是将相应地并联在一起。

A.地址线 B.数据线 C.片选信号线 D.读/写线 15．PROM的与陈列（地址译码器）是。

A.全译码可编程阵列
B. 全译码不可编程阵列
C.非全译码可编程阵列
D.非全译码不可编程阵列
二、判断题（正确打√，错误的打×）
１．实际中，常以字数和位数的乘积表示存储容量。

（）
２． RAM由若干位存储单元组成，每个存储单元可存放一位二进制信息。

（）
３．动态随机存取存储器需要不断地刷新，以防止电容上存储的信息丢失。

（）
４．用2片容量为16K×8的RAM构成容量为32K×8的RAM是位扩展。

（）５．所有的半导体存储器在运行时都具有读和写的功能。

（）６． ROM和RAM中存入的信息在
电源断掉后都不会丢失。

（）７． RAM中的信息，当电源断掉后又接通，则原存的信息不会改变。

（）８．存储器字数的扩展可以利用外加译码器控制数个芯片的片选输入端来实现。

（）９． PROM的或阵列（存储矩阵）是可编程阵列。

（）
１０． ROM的每个与项（地址译码器的输出）都一定是最小项。

（）
三、填空题
1．存储器的和是反映系统性能的两个重要指标。

2. ROM用于存储固定数据信息，一般由、和三部分组成。

3. 随机读写存储器不同于ROM，它不但能读出所存信息，而且能够写入信
息。

根据存储单元的工作原理，可分为和两种 4. PROM和ROM的区别在于它的或阵列是的。