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电路特点：有反馈回路、有记忆元件
7.1 Bistable Elements
0 1 Q 1 0 Q
1
0
Q_L
0
1
Q_L
电路有两种稳定状态：Q = 1 ( 1态 ) 和 Q = 0 ( 0态 ) —— 双稳电路（bistable） 只要一接电源，电路就随机出现两种状态 中的一种，并永久地保持这一状态。
Chapter 7 Sequential Logic Design Principles
• latches and Flip-flops • Clocked Synchronous State-Machine Analysis • Clocked Synchronous State-Machine Design
基本概念
Logic circuits：
• combinational logic circuit（组合逻辑电路）
任何时刻的输出仅取决于当时的输入
电路特点：无反馈回路、无记忆元件
• sequential logic circuit（时序逻辑电路）
任一时刻的输出不仅取决于当时的输入， 还取决于过去的输入序列
NOR gate not gate
* Q = Q Present state Next state （新态） QN* = QN （原态）
Q
QN
S-R Latch
R 1 0
Reset
(a)
S
1
0 0
Q
（2）S = 0, R = 1
锁存器清0：Q*=0 QN*=1 即使S,R无效（=0） 锁存器仍能锁定0态 R
随机噪声会驱动工作于亚稳态点的 电路转移到一个稳态的工作点上去 从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲（足够的驱动） Q_L Q
亚稳态
所有的时序电路对 亚稳态都是敏感的 稳态 稳态
7.2 Latches and Flip-Flops
• Latches and Flip-flops are digital devices that have the ability to store binary information after the excitation input has changed.
S-R Latch with Enable
—— 又称“时钟S-R锁存器”
功能表 Q QL
S
C R
S_L Q
C S R 0 1 1 1 1 逻 辑 符 号 X 0 0 1 1
QL
R_L
(1). C = 0时： 维持原态 (2). C = 1时： 与S-R锁存器相似 注意：当S=R=1时，若C由10， 则下一状态不可预测。
状态不确定
0
QN
S-R锁存器的功能描述
reset R
清0 置1 Q 状态转移真值表 S R QN 逻辑符号 S R Q Q QN 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 0 0 1 1 0 0
set S
功能表 Q QN 维持原态 0 1 1 0 0 0
Vin1
Vout1
Q
Vout1 = Vin2
稳态 stable 亚稳态 metastable
Vin2
Vout2
Q_L
Vout2
Vin1 = Vout2
Vin2
Vin2
Vout2
Vin1
Vout1
Q Vout1 = Vin2
Vin2
Vout2
Q_L
Vin1 = Vout2
Metastable Behavior
S S_L
S-R锁存器功能表 Q
S_L R_L
1 1 0 0 1 0 1 0
Q
QL
R R_L
S_L = R_L = 1
S_L = 0, R_L = 1 S_L = R_L = 0
QL
电路维持原态
维持原态 0 1 清0 1 0 置1 1 1 不定 逻辑符号 S R Q Q
S_L = 1, R_L = 0 Q = 0, QL = 1 Q = 1, QL = 0 Q=QL=1，不允许
ห้องสมุดไป่ตู้
S R 0 0 1 1 0 1 0 1
Q* Q
SR
00 0 1 01
S-R锁存器的功能描述
11 10
0 1
*
0 0
d
1 1
状态转移真值表 S R 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 Q* 0 1 0 0 1 1 0 0
d
特征 方程
状态图 S=0 R=d
tpLH(SQ)
tpHL(RQ)
tpw(min)
S-R锁存器的动作特点
• 输入信号在全部有效电平内，都能直接改变 锁存器的状态（直接置位－复位触发器） • 输入端需遵守约束条件
• 抗干扰能力最低
– 当S=R=1，然后同时取消时
– S和R端输入信号脉冲宽度过小
锁存器进 入亚稳态
S - R Latch
Q = S + R’·Q S·R = 0 约束条件 S=1,R=0 0 1 S=d R=0
S=0,R=1
S R
Q QL
S R Q QL
0 0 1 1
0 1 0 1
维持原态 0 1 1 0 0 0
• 输入 S、R的变化都可能使输出值发生变化； S • 如果S端、R端同时有效（=1），两个输出端将变为0，但 R 最后锁存器的状态将取决于后变化的端口；如果两个输入同 最小 时变为无效，则最后的输出将无法确定。 传播 脉冲 Q 延迟 宽度
• They are considered to be the basic memory cell for the majority of electronic binary data storage applications.
S-R Latch
R 0
Q
（1）S = R = 0
电路维持原态
S
QN
0
0
QN
a. 原态：Q=1，QN=0
0 1 0 1 0
1 0
新态：Q =1，QN =0
b. 原态：Q=0，QN=1 新态：Q*=1，QN*=0 S
*
*
Q
(b)
0 QN
1
S-R Latch
R 1 0
Q
（4）S = R = 1 “禁止”
Q* = QN* = 0
S
1 0
0
QN
当S,R无效（=0）时，
Q
亚稳态，对噪声敏感
1
QN
a. 原态：Q=0，QN=1
1 0 1 0 1
0
新态：Q =0，QN*=1
b. 原态：Q=1，QN=0 新态：Q =0，QN*=1
*
*
Q
(b)
0 1 QN
S
0
S-R Latch
R 0 1
Set
(a)
S
0
1 1
Q
（3）S = 1, R = 0
锁存器置1：Q*=1 QN*=0 即使S,R无效（=0） 锁存器仍能锁定1态 R
