基于FPGA的参数自整定PID控制器设计

基于FPGA的电机控制器设计与优化电机控制是现代工业中非常重要的一项技术。

随着科技的不断进步，基于FPGA（现场可编程门阵列）的电机控制器越来越受到关注和应用。

本文将介绍基于FPGA的电机控制器的设计与优化方法。

首先，我们需要了解什么是FPGA。

FPGA是一种可编程逻辑器件，可以根据特定的需求而重新配置其内部电路。

相比于传统的ASIC（专用集成电路）设计，FPGA具有灵活性更高、设计周期更短等优势。

因此，基于FPGA的电机控制器可以实现更高效、更智能的控制方案。

在设计基于FPGA的电机控制器时，首先需要明确控制目标。

不同类型的电机有不同的控制要求，例如直流电机、交流电机等。

接下来，我们需要选择合适的FPGA芯片。

常见的FPGA芯片供应商有Altera、Xilinx等，根据实际需求选择适合的芯片型号。

在电机控制器设计的过程中，我们需要采用一种合适的控制算法。

常见的控制算法包括PID控制算法、模型预测控制算法等。

根据电机的特性和性能要求选择合适的控制算法，并在FPGA芯片上实现该算法。

在FPGA上实现电机控制算法可以通过硬件描述语言（如VHDL、Verilog）来进行。

在编写硬件描述语言的代码之前，我们需要先进行电路结构的设计。

根据控制算法的需求，设计电路结构，包括逻辑门、寄存器、计数器等。

设计完电路结构后，我们可以编写对应的硬件描述语言代码。

根据电路结构设计的结果，编写代码描述电路的逻辑功能。

代码编写完成后，可以进行仿真验证，确保代码的正确性。

在代码编写完成后，需要进行综合和布局布线。

综合是将硬件描述语言代码转化为逻辑门级的电路网表，布局布线是将电路网表映射到FPGA芯片的物理结构上。

这两个步骤是将代码转化为实际可用的电路的关键步骤。

设计完成后，我们需要进行电机控制器的优化。

优化可以从多个方面进行，例如功耗优化、面积优化、性能优化等。

通过优化，可以提高电机控制器的效率和可靠性。

优化的方法包括逻辑优化、时序优化、资源共享等。

PID控制器的参数整定PID控制器是一种常用的闭环控制器，可以根据系统的输入和输出之间的误差来调整控制器的参数，从而实现对系统的稳定控制。

PID控制器的参数整定是指确定控制器的比例系数Kp、积分时间Ti和微分时间Td的过程。

下面将详细介绍PID控制器的参数整定方法和相关的考虑因素。

一、参数整定方法：1.经验整定法：根据经验将控制器的参数进行初步设定。

经验整定法通常通过试验或先验知识来确定参数，根据具体的应用场景不断调整，以达到较好的控制效果。

该方法常用与简单的控制系统或者无法获得系统数学模型的情况下。

2. Ziegler-Nichols整定法：Ziegler-Nichols整定法是一种基于试验的整定方法。

该方法首先暂时关闭积分和微分控制，只调整比例控制系数Kp，使系统达到临界稳定状态。

然后测量临界增益Ku和临界周期Pu，根据不同类型的控制系统（比例型、积分型和微分型），采用不同的参数整定公式确定Kp、Ti和Td的初始值，再根据系统的实际响应实时调整。

3. Ziegler-Nichols改进整定法（Chien-Hrones-Reswich法）：该方法是对Ziegler-Nichols整定法的改进，可以更精确地测定控制器参数。

该方法同样通过测量系统的临界增益Ku和临界周期Pu，但是对参数的计算公式进行了修正，提高了参数整定的准确性。

4. 极点配置法（Pole Placement）：极点配置法是一种基于系统数学模型的整定方法。

通过分析系统的传递函数，确定控制器的极点位置，从而使系统的闭环响应满足所需的性能指标。

该方法需要对系统的数学模型有较详细的了解，适用于相对复杂的控制系统。

5.自整定法：自整定法是一种自动寻优的整定方法，常用于智能控制器中。

该方法通过观察系统的动态性能，通过迭代寻找最优的参数组合。

自整定法通常采用优化算法（如遗传算法、粒子群算法等）来最优参数，在一定的性能和收敛速度之间进行权衡。

二、参数整定的考虑因素：1.系统的稳定性：控制器的参数整定应确保系统的闭环响应稳定。

Abstract In this paper , an improved BP neural network self2tuning PID controller based on FPG A ( Field Programmable Data Array) is designed. At first , the controller is designed in MAT LAB , the neural network is trained with the improved BP algorithm based on the given object model in the closed loop control system to take the perfect system output . Depending on the network weights , the BP neural network self2tuning PID controller based on VHDL (Very high speed integrated circuit Hardware Description Language) is designed under the FPG A integration development environment , then its timing simulation and its implementation at the FPG A device are completed. The experiment indicates that the design process is reasonable and the test result is accurate. The controller is fit to implement intelligent control strategy on the real2time basis , as well as fast and single2chip or small control sys2 tem. Keywords Improved BP neural network Self2tuning PID controller VHDL FPG A

PID算法及其FPGA实现PID控制器结构清晰，参数可调，适用于各种控制对象，PID控制器的核心思想是针对控制对象的控制需求，建立描述对象动态特性的数学模型，通过PID参数整定实现在比例，微分，积分三个方面参数调整的控制策略来达到最佳系统响应和控制效果，式子如下：在数字控制系统中，PID控制规律的实现必须用数值逼近的方法。

当采样周期相当时，用求和代替积分、用后向差分代替微分，使模拟PID离散化变为差分方程。

式子3.8就是我们的位置式PID算法：下面就是我们要实现上式PID算法。

PID的FPGA实现：得到：Verilog实现：view plaincopy to clipboardprint?.`timescale 1ns / 1ps.////////////////////////////////////////////////////////////////////////////////// .// Company:.// Engineer:.//.// Create Date: 21:02:51 05/14/2014.// Design Name:.// Module Name: pid.// Project Name:.// T arget Devices:.// Tool versions:.// Description:.//.// Dependencies:.//.// Revision:.// Revision 0.01 - File Created.// Additional Comments:.//.////////////////////////////////////////////////////////////////////////////////// .module pid(. input clk,. input rst_n,. input [8:0] error,. output reg [16:0] uk. );..//reg [16:0]uk;.wire [16:0]uk_wire;.reg [8:0]error_1,error_2;.parameter k0=5;.parameter k1=1;.parameter k2=1;.always @(posedge clk).begin. if(!rst_n). begin. error_1<=0;. error_2<=0;. end. else. begin. error_1<=error;. error_2<=error_1;. end.end..//.reg [14:0]uk1;.always @(posedge clk).begin. if(!rst_n). begin. uk<=0;. uk1<=0;. end. else. begin. if((uk_wire>17'd15000)&&(uk_wire<17'b1000_0000_0000_00000)) . begin. uk<=17'd15000;. end. else. begin. uk1<=uk[14:0];. uk<=uk_wire;. end. end.end..wire [14:0] p0;.mult u1 (. .b ( k0 ),. .a ( error ), . .p ( p0 ),. .clk(clk). );..wire [14:0] p1;.mult u2 (. .b ( k1 ),. .a ( error_1 ), . .p ( p1 ),. .clk(clk). );.wire [14:0] p2;.mult u3 (. .b ( k2 ),. .a ( error_2 ), . .p ( p2 ),. .clk(clk). );..wire [15:0]s1; .add u4 (. .a ( p0 ),. .b ( p1 ),. .s ( s1 ),. .clk ( clk ) . );..wire [15:0]s2; .add u5 (. .a ( p2 ),. .b ( uk1 ), . .s ( s2 ),. .clk ( clk ) . );..add2 u6 (. .a ( s1 ),. .b ( s2 ),. .s ( uk_wire[16:0] ),. .clk (clk). );...endmoduleTestbench：view plaincopy to clipboardprint?.`timescale 1ns / 1ps..////////////////////////////////////////////////////////////////////////////////.// Company:.// Engineer:.//.// Create Date: 21:34:28 05/14/2014.// Design Name: pid.// Module Name: J:/xilinx_project/pid/test.v.// Project Name: pid.// T arget Device:.// Tool versions:.// Description:.//.// Verilog T est Fixture created by ISE for module: pid .//.// Dependencies:.//.// Revision:.// Revision 0.01 - File Created.// Additional Comments:.//.////////////////////////////////////////////////////////////////////////////////..module test;.. // Inputs. reg clk;. reg rst_n;. reg [8:0] error;.. // Outputs. wire [16:0] uk;.. // Instantiate the Unit Under Test (UUT). pid uut (. .clk(clk),. .rst_n(rst_n),. .error(error),. .uk(uk). );... initial begin. // Initialize Inputs. clk = 0;. rst_n = 0;. error = 0;.. // Wait 100 ns for global reset to finish. #40 rst_n=1;. #20 error=9'b001111111;. #200 error=9'b000111111;. #200 error=9'b000011111;. #200 error=9'b000001111;. #200 error=9'b000000111;. #200 error=9'b000000011;. #800 error=0;. #200 error=9'b111000000;. #200 error=9'b111110000;. #200 error=9'b111111111;. #800 error=0;. // #200 error=9'b100000001;.. // Add stimulus here.. end. always #10 clk=~clk;.endmodule中途中mult的实现可以使用LUT或者DSP资源（上一篇博客也有说）另外在modelsim安装和编译xilinx库时，后面那个是在modelsim建立工程才要指定的，我这里是直接从xilinx中启动modelsim se的，（前提是要将xilinx 的编译库添加进modelsim）。