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第1篇引言：集成电路（IC）设计是一项复杂而精细的工作，要求设计者具备深厚的理论知识、丰富的实践经验以及出色的逻辑思维能力。
为了帮助您了解自己在IC设计领域的智力水平，我们特别设计了以下智力测试题。
请您认真作答，完成后可对自己的设计能力有一个初步的认识。
第一部分：基础知识1. 选择题- 下列哪个选项不是IC设计中所使用的制造工艺？A. CMOSB. TTLC. ECLD. LED2. 填空题- 在IC设计中，版图（Layout）是电路的__________，而原理图（Schematic）则是电路的__________。
3. 简答题- 简述CMOS工艺的基本原理。
第二部分：逻辑分析与设计1. 选择题- 下列哪个电路可以实现逻辑与功能？A. OR门B. AND门C. NOT门D. XOR门- 在组合逻辑电路中，如果某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称为__________。
3. 简答题- 解释竞争与冒险现象，并说明如何消除它们。
第三部分：版图设计1. 选择题- 下列哪个工具常用于IC版图设计？A. Altium DesignerB. CadenceC. OrCADD. Pro/ENGINEER2. 填空题- 在版图设计中，为了防止寄生效应，通常需要将__________与__________保持一定的距离。
3. 简答题- 简述版图设计中的规则检查（DRC）和设计规则约束（DRC）。
第四部分：IC制造1. 选择题- 下列哪个步骤是IC制造过程中的关键步骤？A. 光刻B. 化学气相沉积C. 离子注入D. 刻蚀- 在IC制造中，__________是将电路图形转移到硅片上的关键步骤。
3. 简答题- 简述IC制造过程中可能遇到的问题及解决方法。
第五部分：模拟IC设计1. 选择题- 下列哪个电路属于模拟电路？A. 741运算放大器B. 555定时器C. 74LS00D. 74HC002. 填空题- 在模拟IC设计中，__________是放大信号的关键元件。
EE笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
（仕兰微电子）13、用运算放大器组成一个10倍的放大器。
IC设计基本知识IC设计（Integrated Circuit Design）是指利用半导体工艺将电子器件集成在一块硅片上，并通过设计和布局进行电路的实现和优化的过程。
IC设计是电子工程领域的关键技术之一，也是现代电子设备发展和电子产业升级的重要基础。
IC设计的基本知识可以分为以下几个方面：1.电子器件基础知识：了解各种电子器件的基本工作原理和特性是进行IC设计的基础。
例如，了解二极管、晶体管、场效应管等器件的结构、原理和参数。
2. 数字电路设计：数字电路设计是IC设计的重要部分。
了解数字电路的设计原理、逻辑门电路、时序电路、状态机等基本概念和设计方法是必要的。
另外，还需要熟悉可编程器件如FPGA（Field Programmable Gate Array）的原理和应用。
3.模拟电路设计：模拟电路设计是IC设计中的另一个重要部分。
了解模拟电路的设计原理、放大器、滤波器、振荡器等基本电路的设计方法是必要的。
同时，需要了解一些基本的模拟电路设计工具和方法。
4.射频电路设计：射频电路设计是IC设计中的一个特殊领域，用于实现无线通信和射频前端。
了解射频电路的基本原理、调制解调、射频放大器、滤波器等相关概念和设计方法是必要的。
5.数字信号处理：数字信号处理（DSP）是IC设计中的另一个重要方向。
了解数字信号处理的基本原理、滤波器设计、傅里叶变换等概念是必要的。
6.IC制造工艺：了解IC制造工艺是进行IC设计的基本要求之一、了解硅片制造的工艺流程、光刻技术、薄膜沉积、蚀刻等过程是必要的。
7.版图设计：版图设计是实现IC电路的物理布局和连接。
了解版图设计的基本规则、布线技巧、电路布局等是进行IC设计的必备知识。
8.仿真和验证：进行IC设计时，需要进行电路仿真和验证。
了解电路仿真软件如SPICE的基本原理和使用方法，熟悉验证电路设计的方法是必要的。
9.芯片测试和封装：了解芯片测试和封装技术也是进行IC设计的重要环节之一、了解如何进行芯片测试和封装设计，以满足产品质量和可靠性的要求是必要的。
数字ic设计知识点数字 IC 设计知识点数字 IC 设计是现代电子系统设计中的重要领域之一，它涉及到数字电路设计、逻辑设计、时序设计等多个方面的知识点。
本文将为您介绍一些基本的数字 IC 设计知识点，希望对您在该领域的学习和实践有所帮助。
I. 逻辑门逻辑门是数字 IC 设计中最基本的组成单元，它能够实现布尔逻辑运算。
常见的逻辑门包括与门、或门、非门、与非门、或非门、异或门等。
逻辑门的功能可以通过真值表或逻辑表达式来描述。
II. 布尔代数布尔代数是数字 IC 设计中描述逻辑运算的基本数学工具。
它包括布尔运算、布尔函数和布尔表达式等概念。
通过使用布尔代数，可以简化逻辑电路的设计和分析过程。
III. 组合逻辑电路组合逻辑电路是由逻辑门和连线连接而成的电路。
它的输出仅取决于当前的输入状态，与过去的输入状态无关。
组合逻辑电路可以实现各种逻辑功能，如加法器、减法器、多路选择器等。
IV. 时序逻辑电路时序逻辑电路是由逻辑门、存储元件和时钟信号组成的电路。
它的输出取决于当前的输入状态以及过去的输入状态。
时序逻辑电路可以实现各种时序功能，如触发器、计数器、状态机等。
V. 数字系统数字系统是由数字 IC 设计构成的系统，它可以完成数字信号的处理和运算。
常见的数字系统包括二进制系统、八进制系统、十进制系统和十六进制系统等。
VI. IC 设计流程IC 设计流程是指从需求分析到芯片生产的全过程，它包括需求分析、系统设计、电路设计、物理设计、验证仿真和芯片生产等阶段。
严格的 IC 设计流程可以确保芯片的功能和性能符合设计要求。
VII. 数字 IC 设计工具数字 IC 设计工具是用于辅助数字 IC 设计的软件工具，它包括逻辑设计工具、布局设计工具、验证仿真工具等。
常用的数字 IC 设计工具有EDA工具、VHDL/Verilog语言和IC设计软件等。
VIII. 数字 IC 测试数字IC 测试是指对已制造的芯片进行功能验证和故障检测的过程。
数字IC必读书籍本文将从简单到复杂的顺序依次列出数字IC设计需要阅读的书籍。
1、数字电路基础数字IC设计最基础的书籍了，相关书籍比较多，可以随意挑选：主要是为了弄清楚与或门电路，触发器、译码器、脉冲产生、逻辑化简等待。
读书策略: 用时短、打基础、必读认真阅读、把书中的习题都做一遍、每章节重点必须要掌握。
书籍选择: 数字电路与系统（第3版）戚金清，王兢编2、《数字集成电路--电路、系统与设计》经典书籍：畅销书、本书详细地介绍了MOS管原理、CMOS组合逻辑、时序逻辑、加法器乘法器等运算单元、存储结构、以及时序、互连、电路寄生效应，包含充分的理论分析和电路结构图。
掌握此书能为数字IC设计打下非常坚固的基础。
读书策略：非常重要、堪称数字IC设计基石、慢慢研读---基础书籍此书耗时较长，不必一口气看完，慢慢研读即可、掌握其中的理论知识、理论推导不必非常了解，能够知道公式的结论即可。
3、《Verilog数字系统设计教程（第4版）》Verilog语言学习经典书籍，教你学会使用Verilog编写电路，实现常见功能。
Verilog是IC设计必须掌握的语言、常备此书，时常查阅。
读书策略：必读、时常查阅----基础书籍第一遍可以快速阅读、知道知识点含义以及相应的位置、忘记的时候翻一翻书籍。
4、《Verilog编程艺术》本书介绍了大量verilog实现实例、包含计算单元、分频电路、状态机等，并且介绍了verilog设计的良好习惯，可以称之为初学者的Verilog规范与素材库。
读书策略：verilog进阶书籍、常备---进阶书籍对于初学者来说，此书很使用，Verilog数字系统设计教程知识介绍了verilog的设计语法与少量实例，此书能够帮助我们更扎实的掌握verilog语言、能够教会我们如何使用verilog语言设计电路。
5、《专用集成电路设计实用教程》此书介绍了集成电路设计的整个流程，其中重点介绍了综合原理、电路优化、最后还介绍了后端各流程的知识点。
IC基础知识详细介绍IC的定义IC就是半导体元件产品的统称。
包括：1.集成电路板(integratedcircuit，缩写：IC)；2.二、三极管；3.特殊电子元件。
再广义些讲还涉及所有的电子元件，象电阻，电容，电路版/PCB版，等许多相关产品。
【IC产业发展与变革】自1958年美国德克萨斯仪器公司(TI)发明集成电路（IC）后，随着硅平面技术的发展，二十世纪六十年代先后发明了双极型和MOS型两种重要的集成电路，它标志着由电子管和晶体管制造电子整机的时代发生了量和质的飞跃，创造了一个前所未有的具有极强渗透力和旺盛生命力的新兴产业集成电路产业。
回顾集成电路的发展历程，我们可以看到，自发明集成电路至今40多年以来，"从电路集成到系统集成"这句话是对IC产品从小规模集成电路（SSI）到今天特大规模集成电路（ULSI）发展过程的最好总结，即整个集成电路产品的发展经历了从传统的板上系统（System-on-board）到片上系统（System-on-a -chip）的过程。
在这历史过程中，世界IC产业为适应技术的发展和市场的需求，其产业结构经历了三次变革。
第一次变革：以加工制造为主导的IC产业发展的初级阶段。
70年代，集成电路的主流产品是微处理器、存储器以及标准通用逻辑电路。
这一时期IC制造商（IDM）在IC市场中充当主要角色，IC设计只作为附属部门而存在。
这时的IC设计和半导体工艺密切相关。
IC 设计主要以人工为主，CAD系统仅作为数据处理和图形编程之用。
IC产业仅处在以生产为导向的初级阶段。
第二次变革：Foundry公司与IC设计公司的崛起。
80年代，集成电路的主流产品为微处理器（MPU）、微控制器（MCU）及专用IC（ASIC）。
这时，无生产线的IC设计公司（Fabless）与标准工艺加工线（Foundry）相结合的方式开始成为集成电路产业发展的新模式。
随着微处理器和PC机的广泛应用和普及（特别是在通信、工业控制、消费电子等领域），IC产业已开始进入以客户为导向的阶段。
ic设计知识清单集成电路必备的基础知识1.半导体物理与器件知识了解半导体材料属性，主要包括固体晶格结构、量子力学、固体量子理论、平衡半导体、输运现象、半导体中的非平衡过剩载流子；熟悉半导体器件基础，主要包括pn结、pn结二极管、金属半导体和半导体异质结、金属氧化物半导体场效应晶体管、双极晶体管、结型场效应晶体管等。
2.信号与系统知识熟悉线性系统的基本理论、信号与系统的基本概念、线性时不变系统、连续与离散信号的傅里叶标识、傅里叶变换以及时域和频域系统的分析方法等，能够理解各种信号系统的分析方法并比较其异同。
3.模拟电路知识熟悉基本放大电路、多级放大电路、集成运算放大电路、放大电路的频率相应、放大电路中的反馈、信号的运算和处理、波形的发生和信号的转换、功率放大电路、直流电源和模拟电子电路读图等。
4.数字电路知识熟悉数制和码制、逻辑代数基础、门电路、组合逻辑电路、半导体存储电路、时序逻辑电路、脉冲波形的产生和整形电路、数-模和模-数转换等。
5.微机原理知识了解数据在计算机中的运算与表示形式，计算机的基本组成。
微处理器结构，寻址方式与指令系统，汇编语言程序设计基础，存储器及其接口，输入/输出及DMA技术，中断系统，可编程接口电路，总线技术，高性能微处理器的先进技术与典型结构，嵌入式系统与嵌入式处理器入门等。
6.集成电路工艺流程知识了解半导体技术导论，集成电路工艺导论，半导体基础知识，晶圆制造，外延和衬底加工技术，半导体工艺中的加热工艺，光刻工艺等离子体工艺技术，离子注入工艺，刻蚀工艺，化学气相沉积与电介质薄膜沉积，金属化工艺，化学机械工艺，半导体工艺整合，CMOS工艺演化。
7.集成电路计算机辅助设计知识了解CMOS集成电路设计所需的EDA工具，主要分为EDA设计工具概念、模拟集成电路EDA技术、数字集成电路EDA技术与集成电路反向分析技术等。
IC设计的定义IC设计是将系统、逻辑与性能的设计要求转化为具体的物理版图的过程，也是一个把产品从抽象的过程一步步具体化、直至最终物理实现的过程。
为了完成这一过程，人们研究出了层次化和结构化的设计方法。
层次化的设计方法能使复杂的系统简化，并能在不同的设计层次及时发现错误并加以纠正。
结构化的设计方法是把复杂抽象的系统划分成一些可操作的模块，允许多个设计者同时设计，而且某些子模块的资源可以共享。
IC的分类ic按功能可分为：数字ic、模拟ic、微波ic及其他ic，其中，数字ic是近年来应用最广、发展最快的ic 品种。
数字ic就是传递、加工、处理数字信号的ic，可分为通用数字ic和专用数字ic。
专用ic（ASIC）：是指为特定的用户、某种专门或特别的用途而设计的电路。
目前，集成电路产品有以下几种设计、生产、销售模式。
1、ic制造商（IDM）自行设计，由自己的生产线加工、封装，测试后的成品芯片自行销售。
2、ic设计公司（Fabless）与标准工艺加工线（Foundry）相结合的方式。
设计公司将所设计芯片最终的物理版图交给Foundry加工制造，同样，封装测试也委托专业厂家完成，最后的成品芯片作为IC设计公司的产品而自行销售。
通用ic：是指那些用户多、使用领域广泛、标准型的电路，如存储器（DRAM）微控制器（MCU）及微处理器（MPU）等，反映了数字ic的现状和水平。
世界IC设计产业发展的大趋势自ic设计公司诞生以来，其灵活的经营模式显示出旺盛的生命力，由于船小掉头快，紧跟世界热点的半导体应用市场，注重于产品的创新设计，再加上相关的Foundry公司服务体系逐趋完善和加工价格便宜，使其以超常速度发展，并体现出以下特点和发展趋势：1、龙头性ic设计是研究和开发ic的第一步，也是最重要的一步。
没有成功的设计，就没有成功的产品。
一个好的ic产品需要设计、工艺、测试、封装等一整套工序的密切配合，但设计是第一道。
2、创造性ic设计是一项创造力极强的工作。
一、综合的概念用verilog或者vhdl设计电路，需要将语言描述转换为电路图描述，即用芯片制造商提供的基本电路单元（综合库）实现我们用硬件描述语言（verilog或vhdl）描述的（RTL级）电路的功能，这个过程就称为综合。
1.综合的步骤●转译（Translation）：读入电路的RTL级描述，将语言转译成每条语句所对应的功能块以及功能块之间的拓扑结构，这一过程的结果是在综合器内部生成电路的布尔函数的表达，不做任何的逻辑重组和优化。
●优化（optimization）：基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对转译结果作逻辑重组和优化。
●映射（mapping）：根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库（Target Technology）中搜索符合条件的单元来构成实际电路。
由芯片制造商（Foundry）提供的工艺库，是一系列的基本单元，如与非、或非、反相器、锁存器、触发器、选择器等等。
对这些单元的电气可以进行描述，例如：单元的面积、输入电容。
输出端的驱动能力、单元的逻辑能力、单元的时序等等。
综合的目标就是用工艺库文件提供的这些单元来实现用RTL代码描述的逻辑功能，并满足设计者提出的面积和时序要求。
2.对设计者的要求一个合格的设计者，应该能够在自己脑子里再现“转译”这个过程，即清楚自己用HDL 语言所构造的电路结构是什么样子的。
写代码时，请时刻记住三个准则：“think hardware”：要时刻想着代码所描述的电路结构，熟悉不同代码的结构，清楚通过综合能获得怎样的硬件实现，这个是芯片设计者所必须具备的素质。
同时必须记住，综合器无法帮助用户实现功能，无法做算法或功能的优化，而只能够在已有功能的基础上按照用户的要求选择较优的实现。
“think synchronous”：要时刻关心电路的同步问题。
同步电路设计的有点在于系统中信号流的可预见性，因此避免了诸如时序设定和实现上的困难。
在综合时，如果将同步或一部时序设计混合在一起，采用同样的约束条件，有可能导致最后的结果和预期的不一致，因此为确保综合前后的设计在功能上的一致，设计中应尽可能使用同步电路，或者将设计中同步的部分和异步的部分分成不同的模块，采用不同的综合方法。
此外，一个大的设计可能存在两个或者两个以上的时钟，最好将不同的时钟域（clock domain）划分为不同的模块，便于简化综合时时序约定的设定。
“think RTL”：要清楚寄存器构造、电路拓扑及寄存器之间的功能部分。
可综合的设计是我们通常说的RTL（Register Transfer Level）级，从电路上可知，就是描述电路中寄存器的机构和寄存器之间的功能实现。
而综合工具需要做的就是将以确定的寄存器之间的逻辑加以优化。
因此寄存器的分配是获得好的设计的关键。
二、Design Complier简介DC所提供的功能包括：●层次化的综合（如由上而下或由下而上的综合策略）●全面（full）和递进式（Incremental）的综合方法●针对复杂的触发器和锁存器的优化时序●I/O脚的插入和优化●利用状态表的方法优化有限状态机(FSM) ●层次的边界优化在UNIX 下，有四种方式执行DC 。
它们分别是：● 图形界面design_vision 。
这个图形界面的工具支持TCL 。
● 图形界面design_analyzer 。
这个图形界面的工具不支持TCL 。
● 命令行界面dc_shell –t 。
这个命令行界面支持TCL 。
● 命令行界面dc_shell 。
在UNIX 的环境下，，键入dc_shell ，即可以进入这个模式。
然后可以键入各种命令，以命令行的方式执行DC 的命令。
通常情况，我们先编辑一个脚本文件（例如：design.scr ），然后键入dc_shell –f design.scr ，就可以启动DC 并执行文件种的各条指令。
三、综合条件的设置DC 在进行综合时，要进行延时计算和设计规则检查。
需要设置相关内容主要包括：操作环境；导线负载模型；设计约束；设计规则约束。
1、 操作环境操作环境是将来芯片要工作的环境。
操作环境包括：操作温度、供电电压、制造工艺的q图3.1 建立时间和保持时间 in ck 图3.2 DC 中的各种约束对象 PortClock偏差。
芯片的操作温度、供电电压、制造工艺的偏差，以及工作的电压等等都会对时序产生影响，如果没有这些参数的设置，则DC难以准确的估计时序。
一般来说，电压越高，温度越低，同时生产流片时的工艺偏差系数越小，产品的速度越快；反之则越慢。
因此在综合库中一般都会提供worst、typical、best三种模式，代表最坏、典型和最好三种情况。
如下面的例子：Operating conditionsName Library Process Temp V olt Interconnect Model------------------------------------------------------------------------------------BEST csm06 0.80 0.00 5.50 best_case_tree TYPICAL csm06 1.00 25.00 5.00 balanced_treeWORST csm06 1.20 125.00 4.50 worst_case_tree操作条件在工艺库文件中进行了定义。
下面给出一种操作条件的定义：Operating_conditions (“WCCOM”) {prosess:1.2;temperature:150;voltage : 1.65;tree_type : “worst_case_tree”;}选择操作条件时，可以用如下方式：dc_shell>set_operating_conditions WCCOM –library mylib2、导线负载模型在实际电路中，导线具有电阻和电容，当连线比较长时，也会对信号的延时产生较大的影响。
在深亚微米的设计中，连线延时不能忽略。
下面给出一个导线负载模型：wire_load（”4000”）{capacitance : 0.0002;resistance : 0.25e-3;area : 0.01;slope : 80.5;fanout_length (1, 12.0);fanout_length (2, 25.0);fanout_length (3, 40.0);…fanout_length (20, 500.0);以上是一个连线模型。
这里的电容、电阻和面积值是相对连线长度的比例因子，slope 为外插值的斜率；为获得完整的电容、电阻和连线面积，DC先要预估计出该连线的长度。
在工艺库中，可以用如下方式选择此导线负载模型：default_wire_load : “4000”;3、设计约束设计约束主要包括两类，一类是与性能有关，一类是与面积有关的。
1)性能约束性能约束主要包括：时钟（creat_clock与set_clock_skew）；输入延时（set_input_delay）；输出延时(set_output_delay)；驱动（set_drive，set_driving_cell，set_load）；负载（set_load）；a)时钟系统的时钟可以是施加在实际的基本输入脚上的，也可以是创建的一个虚拟时钟。
前者用在当前设计模块中存在的时钟网络的情况，后者一般用于当前所设计的为全组合逻辑电路的情况。
电路中时钟网络的实现有别于其他部分。
由于时钟的分布和各个时钟分支的驱动是由后端的版图设计来确定的，因此，在综合时，可以将时钟信号的驱动设为最大，而不考虑其延时。
如果系统对时钟网络的延时已有要求，则可以在创建时钟时加上次延迟，以保证模块的工作环境接近真实情况。
Create_clock命令定义了一个时钟。
这个时钟是期望芯片所能运行的时钟。
对于建立的时钟，最好给出名称（用-name选项）。
在设置输入延时与输出延时时，需要用时钟名称作为参考。
如果没有给出时钟名称，则用该信号第一个端口（port）的名称作为时钟名称。
时钟的行为可以用“-waveform {rise_edge,fall_edge,[rise, fall]}”来描述。
例如，使用命令“create_clock –period 10 –waveform {0，5}clk”的到的时钟信号如图3.3所示。
t=0 t=5 t=10图3.3 生成的时钟信号在设计时，一般在布局布线阶段建立时钟树。
在实际的时钟树中，各时钟的边沿不能保证完全对齐（DC称为clock_skew，即有时钟偏移）。
如果DC将时钟作为理想的时钟，则计算setup和hold时间就会和实际情况产生误差。
例如，如图3.4所示，对于理想的时钟，T set和T hold都满足工艺库中DFF的要求，但是实际时钟，由于其边沿比理想的时钟向后延时了，导致T setup可能不满足，从而导致DFF不能锁存数据。
导致这种危险的根本原因在于：DC综合时，根据理想的时钟进行时序分析，而实际的时钟却和理想时钟有差异。
要解决这个问题，可以定义时钟偏移。
这样DC综合是，会考虑clock_skew对时序的影响。
Set_clk_skew用来设置时钟偏移。
下面给出一个例子：dc_shell>set_clock_skew –minus_uncertainty 0.1 –plus_uncertainty 0.2 ck3该命令得到的时钟如图3.5所示。
该时钟的时钟沿有一个不确定的范围。
b) 输入延时在介绍输入延时之前，首先介绍一下DC 综合中的时序要求。
图3.6对此进行了说明。
在图3.6中，中间部分是待综合的设计。
根据工艺库的定义，DC 可以获得DFF2和DFF3的建立时间和数据通过的延时，并且根据create_clock 定义的时钟周期，可计算得到T x 。
但对于前面的模块与后面的模块，由于DC 并不知道T m 和T t 以及T d1，T d3，T set （diff4）等参数，因此无法计算T n 和T s 。
所以必须给出输入PORT 的约束和输出PORT 的约束。
Set_input_delay 可以用来对寄存器路径的输入进行约束。
该命令设置了信号到达当图3.4 时钟扭曲导致保持时间不满足图3.5 时钟偏移T x <T clk -T d2-T set (diff3)T n <T clk -T d1-T set (diff2) T s <T clk -T d3-T set (diff4)-T t 图3.6 时序要求前设计输入端口所用的时间。
例如：dc_shell>set_input_delay d0 –clock CLK all_inputs ()图3.7对输入延时进行了说明。
