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数字电路实验报告
2n进制异步加法计数器
每一级触发器均组成T’触发器，即Qn+l=Qn，故JK触发器J=K=1；D触发器D=Q n 最低位触发器每来一个时钟脉冲翻转一次，低位由l-0时向高位产生进位，高位翻转。
对下降沿触发的触发器，其高位的CP端应与其邻近低位的原码输出Q端相连，即CPm=Qm-1，；对上升沿触发的触发器，其高位的CP端应与其邻近低位的反码输出Q端相连，即CP=Qm-1。
D触发器构成上升沿触发异步3位二进制加法计数器:
电路图：
结果图：
JK下降沿触发异步3位二进制加法计数器：
电路图：
结果图：
2n进制异步减法计数器
每级触发器仍组成T’触发器。
最低位触发器每来一个时钟脉冲翻转一次，低位由1-0时向高位产生借位，高位翻转。
对下降沿触发的触发器，其高位CP端应与其邻近低位的反码端Q相连，即CP=Qm-1，：对上升沿触发的触发器，其高位CP端应与其邻近低位的原码端Q相连，即CPm=Qm-1,。
D上升沿触发异步3位二进制减法计数器：电路图:
结果图：
JK下降沿触发异步3位二进制减法计数器：电路图：
结果图：
实验总结：
通过本次试验已经掌握2n进制异步加法计数器、2n进制异步减法计数器，这次试验学会了很多其次做实验的正确方法是先画好电路图，按图接线，最后检测，后做实验需要小心谨慎，思维敏捷。
不过过程中有些地方没有搞得很懂，还是问了其他同学后，在他的帮助下才做出来的。
二进制计数器计数器是数字系统中用得较多的基本逻辑器件。
它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
8.4.1 二进制异步计数器1.二进制异步加计数器(1)电路结构以三位二进制异步加法计数器为例，如图8.4.1所示。
该电路由3个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q 端信号，因而Q n＋1＝Q n，即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端，个触发器的Q 端信号接到相邻高位的C端。
图8.4.1 3位二进制异步加计数器(2)原理分析假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。
其中虚线是考虑触发器的传输延迟时间tpd后的波形。
图8.4.2 图8.4.1所示电路的状态图图8.4.3 图8.4.1所示电路的时序图由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。
因此它是23进制加计数器，也称模八（M=8）加计数器。
从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd后到来，因此计数脉冲的最小周期Tmin＝ntpd。
