李玉山_信号完整性(SI)分析1-2

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信号完整性(SI)分析-9~10传输线与反射

反射和失真使信号质量下降。一些情况下，它们看起来就像是振铃。引起信号电平下降的下冲可能会超过噪声容限，造成误触发。图 8.1 示例了短传输线末端由阻抗突变造成的反射噪声。
Voltage, V ── 电压，V
time，nsec ──时间，ns
图 8.1 在 1 in 长、阻抗可控互连线的接收端，由于阻抗不匹配和多次反射而产生的“振铃”噪声。
第二种特殊情况是传输线的末端与返回路径相短路，即末端阻抗为 0。反射系数为(0 - 50) /(0 + 50) = -1。 1V 入射信号到达远端时，产生-1V 反射信号向源端传播。短路突变处测得的电压为入射电压与反射电压之和，即 1V + -1V＝0。这是合理的，因为如果此处是严格按定义规定的短路，短路点两侧不可能有电压差。此处电压为 0V 的原因就是它是从源端出发的正向行波和返回源端的负向行波之和。
高速电路与系统互连设计中信号完整性(SI)分析
(之9~10[八]：传输线与反射)
李玉山
西安电子科技大学电路CAD研究所
8.0
提示
引言
如果信号沿互连线传播时所受到的瞬态阻抗发生变化，则一部分信号将
被反射，另一部分发生失真并继续传播下去，这一原理正是单一网络中多数信号完整性问题产生的主要原因。
―――――――――――――――――――――――――――――――――
reflected ──反射
incident── 入射
measured ──测量
图 8.4 如果区域 2 是开路，则反射系数
经常说信号到达传输线的末端时，其值翻倍。从数值上这是正确的，可实
际上发生的情况并非如此。总电压即两个行波之和虽然是入射电压的两倍，但是这样说会引起错误的直觉。最好还是把末端电压看作入射电压与反射电压之和。

信号完整性培训2

f(t)可以理解为直流c0加上各次nω1谐波分量，每个分量幅度为 cn an2 bn2 ；初相为φn。从而，傅里叶级数(FS)给出时域f(t)的频域展开式——
f (t ) cn cos n1t n
n 0

(★)
11
(3) DFT──长度为N离散序列f(n)正反变换为
24
图2.9 将图2,8放大。对于1GHz理想方波，依次叠加各次谐波生成的时域波形：首先是0次谐波和1次谐波，再加上3次谐波，7次谐波，第19 次谐波，最后一直加到第31次谐波
25
2.6 理想方波作基准的一般信号带宽
一般信号的最高有效分量是指——有某个频率点，高于这点的信号谐波分量幅度比理想方波中相应频率的幅度小到某种程度，例如常用的 3dB ，即功率下降 50%或电压降至70%。下面，对比一下时钟频率都为１ GHz 的理想方波与梯形波时钟信号的情况，其基波都为１ GHz 的正弦波频率。
13
▲ DFT——如果时域波形具有周期性，且可以用一系列离散点采样值加以表征，则称作时域周期离散函数。对应于频域也是离散周期函数。这就是离散傅里叶变换 (DFT) ，对应的快速算法称之为 FFT。真正做的时候是用FFT/IFFT完成的。
14
等价
图2.4 (上)1GHz时钟在时域的单个周期；(下)经DFT变换后的频谱
。一个任意的短脉冲，都可用傅里叶积分变换到频域。
傅里叶积分是在整个时间轴上从-∞到+∞积分，得到的结果是从零频率到+∞频率上连续的频域函数。 ▲ FS——一个时域的周期函数，展开为频域中多个离散正弦函数之和，所谓的傅里叶级数(FS)展开式。
这就是在下面实际分析问题时用到的概念：一般信号波

高速数字终端PDN的设计

532012年第14期责任编辑：陈雍君********************【摘要】文章针对目前高速数字终端中高速数字电路和高密度电路设计的现状，阐述了电磁兼容设计的三个关键问题，描述了它们共同的物理基础PDN （电源分配网络）的组成，提出通过采取去耦滤波方式，合理地选用滤波网络和元件设计出高速电路的PDN 网络，以满足高速数字终端PDN 网络对电磁兼容性的要求。

【关键词】高速数字终端电磁兼容 PDN 网络1 概述目前，高速数字终端处理器的处理速度已经达到GHz 级别，几十GHz 的CPU 也即将实用化。

随着手持终端体积越来越小和功能越来越多，要求芯片的处理速度不断提升，芯片集成的器件密度和I/O 接口数量不断增加，电路板设计的密度也不断加大，随之而来的电磁兼容问题也就越来越严重和复杂。

高速数字终端设备的设计面临三个严峻的问题——信号完整性（SI ）、电源完整性（PI ）、电磁完整性（EMI ）。

信号完整性是要确保数字电路各芯片之间信号的准确传递；电源完整性是要确保通信设备各部分电路和芯片的可靠供电和噪声抑制；电磁完整性则是要确保PCB 板电路不干扰其他设备或不被其他设备所干扰。

这三个方面是相互关联的，三者协同设计的物理基础就是PDN （电源分配网络）的设计。

电磁兼容问题产生的原因主要有两个：一个是PDN 上的高频噪声，尤其是电源/地之间的高频噪声；另一个是高频信号回路产生的高次谐波分量，它们通过传导、辐射和耦合的方式传播影响。

为避免产生EMC 问题，除了合理选用数字电路和合理设计印制板外，还必须采取正确的去耦和滤波措施来消除因电磁兼容问题带来的影响。

与传统电磁兼容研究宏观电路电磁辐射为对象有所不同，本文研究的对象为PCB 板级的电磁兼容性问题，即在设计PDN 时，通过正确的去耦网络电路设计来解决电磁兼容问题。

2 数字噪声产生的原理数字电路输出和输入都为0/1状态信号，传输信号时IC 1必须对IC 2的输入进行充放电，由于充放电过程会产生剧烈的电流变化，造成电压的急剧变化，如果不能对其有效控制，及时将其减弱，这种变化就会产生能量辐射，形成高频噪声。

互连线串扰耦合噪声的ABCD矩阵模型

工艺互连线的串扰耦合噪声进行分析，并将得到的ＡＢＣＤ模型分析结果弓ＡＤｓ软件的仿真结果对比，验证了改
进的ＡＢＣＤ模型的准确性。
关键词：ＡＢＣＤ矩阵；串扰；Ｐａｄ６近似
中图分类号：ＴＮ４５４
文献标识码：Ａ
文章编号：１００９－５８９６（２００９）０１．０２４２—０４
ＡＢＣＤＭｏｄｅＵｎｇｏｆＣｒｏｓｓｔ出ＣｏｕｐⅡｎｇＮｏｉｓｅｏｆＩｎｔｅｒｃｏｎｎｅｃｔｓ
Ｋｅｙｗｏｒｄ８：ＡＢＣＤ
ｌ引言
随着系统时钟频率和电路集成度不断提高，要面临的信号完整性问题越来越多，互连线已经成为决定系统性能的一个重要因素。高频时互连线自身分布式的电阻、电容、电感以及互线之间的互容、互感会引起串扰耦合噪声，使传输的信号产生延迟、过冲、下冲等信号完整性问题。建立一个能准确、方便地预测互连线的信号完整性问题的模型相当重要。
用ＡＢＣＤ矩阵级联模型分析串扰简单方便，已有文献采用这种方法对串扰耦合噪声建模【１－４Ｊ。但是该模型中互感并联在相互耦合的互连线间，对互感的描述不准确；而且在最后的计算中互感很难处理，文献中的实际计算都只考虑了互容，忽略了互感【１＿５】。在高频电路中由互感引起的串扰耦合噪声非常显著，不能忽略。本文对该模型进行修改，提出了一种新的ＡＢＣＤ矩阵级联模型，对互容和互感共同作用下的串扰耦合噪声进行估计，并且计算简单。
第３１卷第ｌ期２００９年１月
电子与信息学报ＪｏｕｒｎａｌｏｆＥ１ｅｃ七ｒｏｎｉｃｓ＆ＩｎｆｏｒｍａｔｉｏｎＴｅｃｈｎｏｌｏｇｙ
Ｖｂｌ．３１Ｎｏ．１Ｊａｎ．２００９
互连线串扰耦合噪声的ＡＢＣＤ矩阵模型
杜小呜① 赵凤军① 吴定允＠张乐① …（中国科学院电子学研究所北京１００１９０）

时域频域分析机理

时域频域分析机理姓名陈凯学号104972103056院系信息工程学院专业通信与信息系统班级信研1006提交时间：2011 年 6 月20 日目录摘要 (1)1引言 (2)2 时域频域概念 (3)2.1 时域 (3)2.2 频域 (4)3 时域频域的关系 (5)3.1 傅里叶变换 (5)3.2 信号的频谱 (7)3.3 傅里叶逆变换 (9)4 信号带宽 (11)4.1 带宽与上升时间 (11)4.2 带宽与时钟频率 (15)4.3 实际信号的带宽 (16)4.4 测量的带宽 (18)4.5 模型的带宽 (19)4.6 互连线的带宽 (21)5 参考文献 (23)时域频域分析机理摘要：时域和频域作为信号的基本性质，从不同方式来分析信号。

时域相对比较熟悉，频域则非常有助于理解和掌握许多信号完整性效应，两者之间可通过傅立叶变换相互转换。

而上升时间和带宽，前者是时域中的术语，后者是频域中的术语，它们是紧密联系的。

关键词：时域频域上升时间带宽Abstract：Time domain and frequency domain as the basic nature of the signal from the different ways to analyze the signal. Relatively familiar with the time domain, frequency domain is very helpful to understand and master the many effects of signal integrity between the two can be FFT conversion. The rise time and bandwidth, the former term is the time domain, frequency domain, which is the term, they are closely linked.Keyword：Time Domain Frequency domain Rise time Bandwidth1引言在高速信号完整性分析中，可以从时域和频域两个不同的角度去分析。

高速数字系统设计-科大版

关键的性能瓶颈：CPU主频、内存访问速度以及I/O访问速度之间的发展差距
2012/2/13
中国科技大学快电子学安琪
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Intel® Core™ Duo Processor Microprocessor Architecture
2012/2/13
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20
Intel® Pentium® processor Extreme Edition 955
数据来源：Intel
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Moore’s Law的描述
2012/2/13
中国科技大学快电子学安琪
16
Moore’s Law的描述
2012/2/13
中国科技大学快电子学安琪
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“Moore’s Law remains a fundamental enabler of our growth, & it’s alive and well at Intel. But the way we and our customers look at Moore’s Law has changed. Moore’s Law isn’t just about more transistors. It’s also about how creatively you use those transistors.
By Stephen H. Hall, Garrett W. Hall & James A. McCall
中文版： “高速数字系统设计” －互连理论和设计实践手册伍微等译，机械工业出版社，2005.3 Signal Integrity: Simplified

基于Ansoft仿真分析的SSN解决方案探讨

基于Ansoft仿真分析的SSN解决方案探讨李学平;李玉山【摘要】利用Ansoft公司的设计仿真工具,结合具体电路对部分电源分配系统进行了优化设计,重点研究了对SSN(同步开关噪声)的抑制.对采用传统的加退偶电容方法提高其高频特性和高阻抗电磁表面(EBG)结构应用到具体电路设计中减小同步开关噪声(SSN)进行了比较,结果证明,采用EBG结构比传统单纯加去耦电容效果更佳.【期刊名称】《微型机与应用》【年(卷),期】2011(030)004【总页数】4页(P68-70,74)【关键词】电源完整性;同步开关噪声;退耦电容;高阻抗电磁表面结构【作者】李学平;李玉山【作者单位】西安电子科技大学,电子工程学院,陕西,西安,710071;西安理工大学,信控系,陕西,西安,710082;西安电子科技大学,电子工程学院,陕西,西安,710071【正文语种】中文【中图分类】TN41电源完整性PI(Power Integrity)是指由于开关器件数目不断增加，供电电压不断减小，电源输出产生波动，从而影响芯片的工作状态和输出信号的质量。

因此，除了分析信号完整性中的反射、串扰以及EMI之外，如何获得稳定可靠的电源系统成为一个新的重点研究方向。

PI(Power Integrity)和 SI(Signal Integrity)不可分割，以往的EDA仿真工具在进行信号完整性分析时，一般都是简单地假设电源绝对处于稳定状态，但是这与实际情况是不符合的，新一代的信号完整性仿真必须建立在可靠的电源完整性基础之上。

由于电源完整性不仅强调电源供给的稳定性，还包括在实际系统中总与电源密不可分。

因而如何减少地平面的噪声也是电源完整性中需要讨论的一部分。

本文主要就解决信号完整性问题中如何减小SSN做了探讨。

1 增加退耦电容抑制SSN本文以一个从Ansoft公司网站下载的，用于数字信号处理研究的电路板的设计为例说明增加退耦电容抑制SSN的过程。

电路板的电源层和地层的大小为22.86 cm×15.24 cm。

信号与电源完整性分拆与设计-李玉山第7讲

信号及电源完整性分析与设计[Chapter7]第七讲传输线设计及接地、过孔分析西安电子科技大学电路CAD研究所李玉山17.0引言美国90％工程师按传输线设计互连。

说到底，传输线是一种场的简化概念！关注的是互连的阻抗、时延和信号的波形！准确分析高速互连的SI，要从认识传输线开始！传输线三种阻抗万变不离其宗，仍是阻抗的基本定义。

只不过将传输线始端的输入阻抗简称为阻抗；将信号随时遇到的及时阻抗称为瞬时阻抗。

如果在信号前进过程中，传输线的横截面，包括信号路径与返回路径几何结构都不变的均匀传输线，则称其为特性阻抗。

2一般的传输线都是由两条有一定长度的导线组成。

图7.1给出传输线概念的本质特点，把一条称为信号路径，另一条称为返回路径。

图7.1 传输线由任意两条有一定长度的导线组成。

其中一条标记为信号路径，另一个为返回路径3一种糊涂认识：线电阻怎么是50Ω？是并联还是串联？注意，这里应是阻抗而非电阻！传输线的两个重要特征：特性阻抗和时延(低速场合均被忽略而已)，说的都是：传输线对信号的作用。

理想传输线模型 (彻底的分布式)性能与实际互连实测性能更加吻合；模型带宽相当高。

理想传输线也可以用R-LG-C集总参数组合近似。

理想传输线是仿真工具箱中的一种新的电路元件，用于仿真效果较好，但电路概念不够简明易懂。

47.1返回路径不同于“接地”以往我们简单地将“地”当作传输线返回路径。

信号完整性设计中，最忌讳的就是滥用“地”这一名词。

应习惯于把其他导体看作是返回路径。

事实上，中央 “ 地 ” 已经难觅，更多的是本地“地”。

电源布线主要考虑SSN，不要让多个返回路径形成“大合唱”。

理想情况下每个信号都有单独的返回地路径。

即使一般情况下信号与地引脚比率为8:1(认为电源引脚数=地引脚数)；超高速互连则要求这一比率为2:1。

5信号完整性的许多问题，源自返回路径设计不当。

要认真设计信号之外其他路径的几何形状 (它影响特性阻抗和耦合等)。

信号完整性分析 ppt课件

信号完整性（SI），是指信号电压（电流）完美的波形形状及质量。由于物理互连造成的干扰和噪音，使得连线上信号的
波形外观变差，出现了非正常形状的变形，称为信号完整性
被破坏。信号完整性问题是物理互连在高速情况下的直接结
果。
信号完整性强调信号在电路中产生正确响应的能力。
7
广义信号完整性(SI)泛指由各种信号、数据、电源互连线引起的所有电压、电流不正常现象，包括：噪声、干扰、时序抖动、数据传输等。
当频率大于1GHz时，介质损耗的增长与频率成正比，而导线损耗与频率的平方根成正比(注意此处的自变量为频率)。
FR4的介质损耗危害程度示例：当传输10inch后，上
升边将增加到100ps。
23
图0-10 由于有损线造成的上升边退化
24
信号完整性分析
• 经验法则； • 解析近似； • 数值仿真 (有场和路两种途径)； • 实际测量。
狭义的信号完整性，是指信号电压(电流)波形的形状及质量,主要包括反射和串扰。物理互连将其上面的信号波形变差(退化)，出现了非正常形变，称为信号完整性被破坏。噪声可以转化为抖动，见DSI2.65式。
信号完整性退化是物理互连设计不当又工作在高速环境下的直接后果。
8
0.2 互连的范畴
所有电子产品都可以解释为元器件及其互连。说到底，都可以看作是靠不同层次下互连“编织”成的作品。
31
同层屏蔽线
Gnd
VDD
屏蔽层
Gnd
衬底层(Gnd) 图0-12 芯片内对抗线间串扰的屏蔽措施剖面说明
32
图0-13 为了减小电感，实际PCB去耦电容过孔的安装情况
33
VDD
板线
键合线芯片内核

信号完整性(SI)分析-15~16差分对与差分阻抗

图 11.6 差分电路和差分对的远端接收信号。差分对互连末端没有端接(terminated)，并且差分对之间没有耦合。使用安捷伦(Agilent) 的 ADS 仿真得到(差分对中的反射噪声)
消除反射的方法是在两条信号线末端跨接端接匹配电阻。阻值为 R = term Zdiff=2 × Z0。加入 100Ω端接后，接收端呈现出很好的差分信号(蓝色)，如图。
使输出(驱动)到外部双绞线上产生 EMI 问题。与单端信号传输相比，传输需要两倍数量的信号线。需要理解新原理和设计规则，设计复杂程度增加。 10 年前，不到 50%采用了可控阻抗互连传输线，现在超过 90%(美国)。如今不到 50%的电路板用了差分对，在未来几年，90%的电路板会用差分设计(还是美国)。
根据阻抗的定义，差分信号的阻抗为：
(11.6)
式中：Zdiff 信号线对于差分信号的阻抗，即差分阻抗 Vdiff 跳变差分信号电压 Ione 流经每条信号线与其返回路径间的电流 Vone 每条信号线与其邻近返回路径间的电压 Z0 单端信号线的特性阻抗
差分阻抗是单端信号性阻抗的 2 倍。如果单端信号线的特性阻抗是 50Ω，差分(特性)阻抗就是 2×50Ω=100Ω。
4. 因为每个信号都有自己的返回路径，所以差分信号通过接插件或封装时，不易受到开关噪声的干扰。(此时差分信号两根线互为返回路径，没有公用路径)
5. 使用价格低廉的双绞线即可实现远距离传输。 6. 和 PDS 的电源、地实现有效隔离。
差分信号的缺点：存在导致 EMI 的潜在内因。一旦共模分量出现，可能
图 11.10 单位长度回路自感 L11、互感 L12。Ansoft 的 SI2D 仿真
两线间距小，耦合 C12/CL 或 L12/L11 就强。但最大耦合度也不到 15%。间距大于 15mil(3 倍线宽)时，耦合度降到可以忽略的 1%。

信号完整性分析-眼图分析

在误码率（BER）的测试中，码型发生器会生成数十亿个数据比特，并将这些数据比特发送给输入设备，然后在输出端接收这些数据比特。然后，误码分析仪将接收到的数据与发送的原始数据一位一位进行对比，确定哪些码接收错误，随后会给出一段时间内内计算得到的 BER。考虑误码率测试的需要，我们以下面的实际测试眼图为参考，以生成 BER图，参考眼图如下所示：
图示波器实际观测到的眼图如果这八种状态组中缺失某种状态，得到的眼图会不完整，如下所示：
图示波器观测到的不完整的眼图通过眼图可以反映出数字系统传输的总体性能，可是怎么样才能正确的掌握其判断方法呢？这里有必要对眼图中所涉及到的各个参数进行定义，了解了各个参数以后，其判断方法很简单。 1.3 眼图参数定义通过上述对眼图形成理论的分析，我们可以知道眼图中通常显示的是 1.25UI 的时间窗口，眼图的形状各种各样，通过眼图的形状特点可以快速地判断信号的质量。因此，这里有必要好好理解下眼图的相关参数，从而可以根据这些参数来判别眼图的好坏，从而可以衡量系统的性能。眼图相关的参数有很多，如眼高、眼宽、眼幅度、眼交叉比、“1”电平， “0”电平，消光比，Q 因子，平均功率等，各个参数如下图中所示：
图眼图信号交叉点比例关系随着交叉点比例关系的不同，表示不同的信号 1 或 0 传递质量的能耐。如下图所示，左边图形为不同交叉比例关系的眼图，对应到右边相关的 1 及 0 脉冲信号。同时也可以了解到在不同脉
冲信号时间的宽度与图交叉比例的关系。
图不同眼交叉比与脉冲信号的关系对于一般的信号而言，平均分布信号位准 1 及 0 是最常见的。一般要求眼图交叉比为50%，即以相同的信号脉冲 1 与 0 长度为标准，来作相关参数的验证。因此，根据眼交叉比关系的分布，可以有效地测量因不同 1 及 0 信号位准的偏差所造成的相对振幅损失分析。例如，眼交叉比过大，即传递过多 1 位准信号，将会依此交叉比关系来验证信号误码、屏蔽及其极限值。眼交叉比过小，即传递过多 0 位准信号，一般容易造成接收端信号不易从其中抽取频率，导致无法同步，进而产生同步损失。（3）信号上升时间与下降时间一般测量上升及下降时间是以眼图占 20%～80%的部分为主，其中上升时间如下图，分别以左侧交叉点左侧(20%)至右侧(80%)两块水平区间作此传递信号上升斜率时间之换算，计算公式如下：

李玉山信号完整性分析34 83页PPT文档

正弦波，而在频域中只表示为一个点
用以下三项就可以充分描述正弦波：频率；幅度；相位。频率，通常用 f 来表示，是指每秒中包含的完整正弦波周期数，单位是赫兹。角频率以每秒弧度来度量。弧度像度数一样，描述了周期的一小部分，一个完整周期的弧度为 2π。希腊字母ω通常用来表示角频率，以每秒弧度来度量。正弦波的频率与角频率的关系如下：
仪器信噪比(SNR)高意味着测量质量高。矢量网络分析仪 (VNA) 的信噪比在其整个频率范围内应是恒定的，从 10MHz 到 50GHz 或更高频率，信噪比均为-130dB。
时域反射计(TDR)，有效带宽可高达 10GHz，但信噪比从低频处的+60dB 降至 10GHz 处的+5dB。
提示毕竟，时域是客观存在的，我们不能脱离这个基础，除非频域中有求解答案的捷径。
描述互连电路，常常包括电阻、电感和电容的组合。电路中这些元件可用二阶线性微分方程描述，这类微分方程的解就是正弦波。
这类电路中，实际产生的波形就是由上述微分方程的解所对应的波形组合而成。
实际的电路模型含电阻、电感、电容、传输线。输入信号是任意波形。电路不同，对输入加工处理的结果也不同。
其中： ω：角频率，弧度／秒 π：常量，为 3.14159... f：正弦波频率，赫兹
(2.2)
例如，若正弦波的频率是 100MHz，那么它的角频率就等于 2×3.14159×100MHz～6.3×108 弧度／秒。
幅度是中间值之上的波峰高度的最大值。水平方向之下和水平方向之上的峰值相等。
相位较复杂些，它给出的是从时间轴起点波的起始位置。相位以圆周、弧度或度为单位。
此时，在频域中绘制一个正弦波，仅需一个数据点。这就是要在频域中研究问题的关键原因。

信号完整性分析实验报告_西电李玉山,路建民老师剖析

实验一反弹图像的仿真一、实验原理1.信号振铃如果信号传输过程中感受到阻抗的变化，就会发生信号的反射。

这个信号可能是驱动端发出的信号，也可能是远端反射回来的反射信号。

根据反射系数的公式，当信号感受到阻抗变小，就会发生负反射，反射的负电压会使信号产生下冲。

信号在驱动端和远端负载之间多次反射，其结果就是信号振铃。

大多数驱动源的输出阻抗都很低，如果输出阻抗小于PCB走线的特性阻抗，那么在没有源端端接的情况下，必然产生信号振铃。

信号振铃的过程可以用反弹图来直观的解释。

假设驱动端的输出阻抗是10欧姆，PCB走线的传输延时为1ns，且特性阻抗为50欧姆（可以通过改变PCB走线宽度，PCB走线和内层参考平面间介质厚度来调整），为了分析方便，假设远端开路，即远端阻抗无穷大。

驱动端传输1V电压信号。

反弹图见图一所示。

图一利用反弹图分析分析多次反射和远端接收器的时变电压第1次反射：信号从驱动源内部发出，经过10欧姆输出阻抗和50欧姆PCB特性阻抗的分压，实际加到PCB走线上的信号电压为1*50/(10+50)=0.84V。

传输到线末端，由于线末端开路，阻抗无穷大，反射系数为1，即信号全部反射，反射信号也是0.84V。

此时线末端测量电压是0.84+0.84=1.68V。

第2次反射：0.84V反射电压回到源端，阻抗由50欧姆变为10欧姆，反射系数为-0.67，发生负反射，源端反射电压为084×（-0.67）=-0.56V，该电压到达线末端，再次发生反射，反射电压-0.56V。

此时线末端测量电压为2×0.84+2×（-0.56）=0.56V。

第3次反射：从线末端反射回的-0.56V电压到达源端，再次发生负反射，反射电压为0.38V。

该电压到达线末端再次发生正反射，反射电压0.38V。

此时线末端测量电压为0.56+0.38+0.38=1.32V。

同样会发生第四次反射，第五次反射……如此循环，反射电压在源端和远端之间来回反弹，而引起线末端电压不稳定。

信号与电源完整性分拆与设计-李玉山第9讲

信号及电源完整性分析与设计[Chapter9]第九讲有损线带宽、抖动与数据完整性西安电子科技大学电路CAD研究所李玉山19.0高频损耗引起数据误码单纯传输，数据信号经过长线后，上升边退化。

图9.1 是上升边 RT=50ps 信号在 FR4 上经过 36in 、 50Ω线后的波形。

除延迟外，上升边几乎拉长到2ns。

这种退化将引起数据 0/1 符号间干扰 (Intersymbol Interference ， ISI) 和误码。

图9.1RT=50ps的信号入经50Ω、36in长线后为RT=1ns的信号出2当时钟频率高于1GHz、传输长度超过10in时，例如高速链路(Serial Link)和千兆以太网，数据误码主要是传输线损耗引起(机载、星载设备中同类问题很多)。

误码的主要原因是：数据信号幅度的塌陷退化直接影响0/1的阈值判决；时序上的交叠抖动妨碍0/1的判决时刻(其实，前一讲的时延ΔTD不仅有时延，也有上升边的退化含义，只是未单独讨论)。

3一般，频域中分析高频损耗比较简单。

例如：频域中上升边退化变长等价于：信号高频分量的衰减比低频分量衰减大得多。

下面分析传输线损耗的思路是：首先，在频域中理解损耗机理；然后，再到时域中估计它对信号完整性的影响 (本讲主要考察两种损耗：导线损、介质损及其对退化的影响分析)。

49.1有损线的退化作用若信号损耗与频率无关，即低频、高频时相同。

整个信号的幅度会统一降低，波形形状则继续保真。

图9.2指出：这种常量型衰减不会造成信号上升边退化和时序抖动。

图9.2当损耗与频率无关时，上升边为100ps的信号传播后波形形状不变5实际上，信号在有损传输线传播，高频分量的选择性衰减使得信号带宽降低、上升边拉长。

上升边拉长是退化的主要形式。

如果上升边退化与数据0/1位周期相比很小，位模式(样式)将比较稳定，并与0/1数据流中前面位是0是 1的经历无关。

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国内对 SI 的研究已经严重落后。原先对付干扰、噪声的“三大法宝”是：接地、滤波、屏蔽，显得非常感性和粗放。现在对 SI 量化和细化的研究逐渐呈现出浓厚的热情，已经有了一定的基础。凸现的信号完整性问题，迫使人们在产品概念创建到设计完成阶段，采用新技术应对 SI 问题。本教材选自美国一本针对 SI 的培训教材，希望这次 “读书速成班”能与之接轨。
信号不完整问题，是物理互连在高速下的直接严重结果。
0.2 互连的范畴
物理互连（Interconnect）包括芯片内连线、芯片封装、 PCB 板及电子系统连接等，它们极大地影响高速时的信号和电源分配网络质量。真实的互连线，包括芯片内连线、压焊点、封装引线、芯片引脚；芯片外的 PCB 板线接头、线条、接插件、连接电缆等。此外还有各种无源元件，包括介质、基板、屏蔽盒、机壳、机架等。
分析信号完整性分为时域和频域两种途径和手段。时域(time domain)是对一个信号波形进行的示波器观察，它通常用于找出管脚到管脚的时延、错位、过冲、下冲以及建立时间。频域(frequency domain)是对一个信号波形进行的频谱分析仪观察，它通常用于波形与 FCC 以及其它 EMI 控制限制之间的比较。一个生动的例子就是收音机——你在时域中收听它，但是为了找到喜欢的电台位臵你却需要在频域内搜寻。
同层屏蔽线
Gnd
VDD
屏蔽层
Gnd
衬底层(Gnd) 图0-11 对抗线间串扰的屏蔽措施剖面说明
图0-12 为了减小电感，实际去耦电容过孔的安装情况
VDD
板线键合线
芯片内核
去耦电容
Gnd
图0-13 去耦电容消除地弹，仍不如芯片内去耦
图0-14
电缆外加装扼流圈防止EMI
0.5 信号完整性分析技术
结果。
0.1 高速的含义
现代数字电子系统正在突破 1GHz 的壁垒，ASIC/PCB 的设计必然面临日益突出的信号完整性问题。 100MHz 时钟是个界限，被模糊地称作高速数字芯片和系统。严格讲：高频不一定高速；低频也不见得低速。当系统中的数字信号的上升边小于 1 纳秒(ns)时，我们称之为高速运行。此时互连不再透明，可能对电路和系统造成颠覆性后果。
采用并串/串并转换(SERDES)是实现高速数据传输行之有效的技术。时钟信息被嵌入到比特流中，从数据流中再恢复时钟和数据(称为 CDR,Clock & Data Recovery)。采用 Serdes 的效果是降低了 PCB 板布线密度；提供了点对点的连接；消除了容易出问题的时钟树。最高数据率已经可以达到 10Gbps。在每个转换端口需要 10 万个以上的晶体管来实现有效的串并/并串转换及对抗信号变形失真的预加重有源均衡和传输线中的 RC 无源均衡技术。
研究中有两种主要的技术工具：分析型和描述表征型。分析型指的是计算推理工具；表征型指的是测量工具。分析工具强调推理，又进一步分为三类：经验法则、解析近似和数值仿真。它们的准确度和难度各不相同。每一个都很有用，适用于不同场合。经验法则很实用，例如简单地认为“线段单位长度的自感是 1nH/mm” ,可能对进一步的概念推理既直观又快捷。
解析近似：忽略次要因素实现近似，多数情况下要注意解析近似的准确度或精度。数值仿真：新的仿真工具好用又准确。不仅能预测特性阻抗、串扰、任意截面传输线的差模阻抗；也能仿真任意一种终端连接对信号完整性的可能影响。提高直觉和创新能力，我们倡导基于数值仿真的 SI 研究。仿真质量取决于元器件模型(即等效电路模型)的描述质量。一般工程师们原来熟悉门电路模型，较少接触互连线模型。先前把互连看作是透明的理想导体。没有阻抗，也没有时延。
图0-7
互连线的远端和近端串扰情况
图0-8
三种电源噪声和地弹情况
电磁干扰(EMI,ElectroMagnetic Interference)，也被统统归为电磁兼容(EMC)。它是一个传输线(例如电缆、导线或封装的管脚)具有的天线特性结果。印制电路板、集成电路和许多电缆发射并形成电磁干扰现象。 FCC 定义了对于一定频率的最大发射水平(例如，应用于飞行控制器领域)。
高速电路与系统互连设计中信号完整性(SI)分析 (之1~2[0]：综述)
李玉山
西安电子科技大学电路CAD研究所
为什么新购计算机中 USB、IEEE1394 串口会取代并口？为什么 FPGA 中有内存的 LVDS 接口？为什么并串(Serdes) 收发(transceiver)转换芯片以及 LVDS 接口如此流行(很快采用的比例将>90%)？芯片特征尺寸(最小线宽)减小；全局性互连线增多；平均互连线长度明显变长。系统时钟>100MHz 或信号上升边 <1ns 时，高速物理互连问题严重！—危害电路和数据，造成颠覆性后果。必须研究高速互连设计及信号完整性 (Signal Integrity，SI)分析。
测量高速互连的三种主要仪器
• 阻抗分析仪；
• 矢量网络分析仪(VNA)；
• 时域反射仪(TDR)。
此外，眼图则是用示波器测量串行数据传送效果的有效手段。它不用一般的时钟来同步，而是用长周期比特流直接做激励，在示波器的横轴上把一串串比特周期叠加在一起，形成像人眼睛一样的波形。很多新式示波器都具有眼图工作模式选项。只有通过测量才能够真正极大地降低设计带来的信号完整性问题风险。实际上，至今为止，还没有真正很方便的测试电子系统与电路中信号完整性各种指标及其严重性的直接测试仪器和测量技术。
图0-10 由于有损线造成的上升边退化
0.4 高速互连设计技术
高速互连是信号不完整的直接根源。为此，必须针对性设计互连的结构与参数；尽可能在全面系统级仿真之后再作硬件实现。解决信号完整性问题，只能采用新的设计方法学和新的策略，新技术的内涵是：采用分析工具与技术，对芯片和系统设计进行建模、仿真以及辅助测量。事先加上事后，完成对信号完整性的验证和设计。
• Agilent公司：ADS
IBIS IBIS(输入输出缓冲接口特性，Input/output Buffer Interface Specification)模型,是一种对 I/O buffer 快速准确建模的方法。IBIS 是一个描述输入/输出的 EIA/ANSI 标准：它既包括 DC(V/I) 特性曲线；也包括瞬态 (transient)(V/T)特性曲线。许多器件供应商都有 IBIS 模型网页； HyperLynx 网页上也可以链接到 IBIS 的主页。
0.7 用于分析的传输线模型
传输线(transmission line)是一个网络(导线)，它的返回路径可能是地、电源等。设计高速 PCB，用一半精力关注互连。采用传输线模型，考察传输线效应。设计师从传输线的角度设计互连已经到 90％ PCB 以上。在设计中引入特性阻抗及匹配、反射、驻波等概念分析。互连线本质上就是传输线。一条为信号线(Signal path)，另一条为返回线(Return path)，返回线不能理解成地线。设计信号线，也要设计返回线物理尺寸，让返回线靠近信号线等。按传输线的概念看待互连，才容易用阻抗观点理解反射；用回路互感理解串扰；用净电感理解地弹等等。
0.6 信号完整性测量技术
测量工具也可以分为三类测量仪器：阻抗分析仪；矢量网络分析仪(VNA)以及时域反射计(TDR)。阻抗分析仪测量电压/电流比=阻抗。频率从 100Hz 到 40MHz。有四个接头，一对接头产生流过被测器件(DUT)的正弦波电流，第二对接头测量被测器件(DUT)的正弦电压。矢量网络分析仪在频域工作。每个接头或端口发出一个正弦电压，频率范围从几 KHz 到 50GHz，在每个频率点测量入射电压的幅度与相位以及反射的幅度和相位。时域反射仪(TDR)在时域工作。发射快速上升的阶跃信号，上升边为 35ps 到 150ps，然后测量反射的瞬态幅度。
SI的四种分析、描述手段和途径
• 经验法则；
• 解析近似；
• 数值仿真 (有场和路两种途径)；
• 实际测量。
SI仿真用软件 • SPICE（侧重IC的仿真程序）
• Mentor公司：Hyperlynx
• Candence公司：SigXP（SigXplorer）
• Ansoft: HFSS（高频结构仿真器）、SI2D
图0-9
PCB的EMI情况
●有损传输线引起数据完整性(DI)问题有损传输线引起上升边退化，从而引起符号间干扰或ISI，造成数据不完整问题。当频率大于1GHz时，介质损耗的增长与频率成正比，而导线损耗与频率的平方根成正比(注意此处的自变量为频率)。 FR4的介质损耗对当传输10inch后，上升边将增加到100ps。
图0-1
五种PCB互连线的形式
电路图给出元器件及其互连关系。而同一个网络，
电属性相同，其互连拓扑关系可能如下：
• 点到点
• 远端簇 • 菊花链
图0-2 单个网络的各种互连拓扑情况
0.3号，可以称这是一种模拟效应。数字信号的前沿包含大量的高频成分。按照通常的说法，信号完整性分为芯片和 PCB 两个着力点。二者原理上相通、技术上有别。分析和测量有时域和频域两类视点和途径。
物理互连的电阻、电容、电感和传输线效应影响了系统性能。作者Eric将后果归结为四类SI问题：
• 反射(reflection)；
• 串扰(crosstalk)； • 电源噪声（同步开关SSN、地弹、轨道塌陷）； • 电磁干扰(EMI)。
此种划分系一家之言！
图0-3
四种信号完整性问题图解
Eric 研究信号完整性时，将互连对系统电气性能的影响从本质上归结为四类噪声问题：反射、串扰、电源噪声(SSN，涵盖地弹、轨道塌陷)、EMI。各种互连线模型被用来分析它对系统带来的干扰和噪声。反射(reflection)是指传输线上有回波(echo)。信号功率(电压和电流)的一部分经传输线上传输到负载端，但是有一部分被反射回来形成振铃(ringing)。过冲(overshoot)是指第一个峰值或谷值超过设定电压；下冲(undershoot)是下冲是指紧邻的下一个谷值或峰值超过设定电压；振铃(ringing)就是反复出现过冲和下冲。