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信号完整性分析PPT

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安捷伦 信号完整性分析 PPT

安捷伦 信号完整性分析 PPT

55.接收性能测试分析23PCI-E 1/2/3、RapidIOPCI-E 1/2/3AGP x8DDR2/3、FBD10/100 EthernetGig Ethernet10 Gig ESCSI SAS1/2Fiber ChannelSAS1/2SATA2/3SATA4’97 ’98 ’99 ‘00 ’01 ’02 ’03 ’Parallel SerialProprietaryIBADatacenter Clusters10 Gig E所有的I/O 总线都向串行发展数据速率越来越快（>1Gbps）上升时间越来越快反射越来越大5要在频域进行数据的分析6+5 VoltSupplyGround+5 VoltSupplyGround7。

¾过孔；8¾电磁辐射；•。

可见，信号完整性设计的考虑因素是多方面的，设计中应把握主要方面，减少不确定性。

9 10典型信号完整性现象3：串行信号眼图问题原因很多：阻抗不连续，损耗阻抗不连续，损耗 (11)眼图概念12串行数据的软件时钟恢复方式138参考: Bell Communications Research, Inc (Bellcore), “Synchrouous Optical Network (SONET) Transport Systems: Common Generic Criteria, TR-253-CORE”, Issue 2, Rev No. 1, December19971415•热噪声(RJ)•占空比失真(DCD)•电源噪声(RJ, PJ)•芯片内部耦合(PJ, ISI)•匹配错误(ISI)另外一个含义是指数字信号的上升与下降（或称信号的跳变）非常之快16，当信号的上升时间小于6倍（有说4倍）信号传输延时（电长度）时即认为信号是高速信号，而与信号的频率无关。

t rise<t prop delay• 617安捷伦信号完整性测试分析全套解决方案18Receiver M tl b V il A20CardPackage•Matlab, Verilog_A结果测量•TDR and TDT•2-port and 4-port VNA•Eye Diagram•Advanced JitterDecoder ReceiverEqualizerSignal Recovery建模——传输线Account for impedance, delay, conductor loss, dielectric loss, and couplingMultilayer Interconnect Models use a built-in field-solver, and have both layout and schematic representationsMomentum EM simulator for arbitrary planar structures. Has layout and schematic representationsAnalytic models are fast,and have a layout andschematic representation21•2D Via model vertical current•3D Via model vertical and horizontal currents •Advanced Slot Via modeling22频域通道仿真•S-Parameter Measurements•Z-Parameters Measurements•Y-Parameter Measurements•Group Delay23Monte Carlo Simulation Dielectric Constant variation (10%) High Frequency Response Degradation Rise/Fall Performance is EffectedTDR/TDT仿真24I/O驱动+ 互连仿真For illustration purpose we used Virtex-II Pro I/O simulation in this example25Allegro PCB Design Environment ADS design and simulation environment 262D/3D电磁场仿真isolated traceharmonic signal0.4 GHzoutput27S(1,1)isolated traceS(1,2)isolated trace 仿真结果查看——眼图和模板280810001E-3129-400-2000200400-6006000.20.40.60.80.0Time, fsecDDJHistDDJFHistDDJRHist-6-4-20246-88200400600800Time, psecTJHistRJPJHistDDJHist0.20.40.60.80.0 1.0UI308参考: Bell Communications Research, Inc (Bellcore), “Synchrouous Optical Network (SONET) Transport Systems: Common Generic Criteria, TR-253-CORE”, Issue 2, Rev No. 1, December19973132PeriodicJitter (PJ)Data DependentJitter (DDJ)Inter-symbolInterference (ISI)Duty CycleDistortion (DCD)Sub Rate Jitter(SRJ)UncorrelatedPJ33•热噪声(RJ)•占空比失真(DCD)•电源噪声(RJ, PJ)•芯片内部耦合(PJ, ISI)•匹配错误(ISI) 86100C 一键式抖动测试和分析34EZJIT+：基本抖动分析SignalTrendHistogramSpectrum 35EZJIT+：高级抖动分析36s3775050100150200250Actual TJ (ps)Fa数字信号的眼图38眼图模板39串行数据的时钟恢复方式40以恢复的每一个时钟累积显示可到实时眼图同时可以调用模板测试41模板测试有问题，可以定位具体有问题的数据位42以恢复的时钟为基准可以进行8b/10b解码43可以进行串行触发和搜索44并行总线时钟恢复和眼图形成例中：DDR 建立时间/保持时间模板读写分开，隔离3态45创新的图形化触发功能：InfiniiScanZone Qualify “must / must not pass” zonesGeneral Serial Software Trigger can isolate eventsup to 80 bitRunt software finder 46finds Runt signal like the hardware solutionNon-monotonic Edge finder isolates non-monotonic edge no hardware solution canDDR2Read/Write触发–InfiniiScan47READ・WRITE SignalsExisting TogetherWRITE Only Trigger48340MHz 3.4GHz均衡测试结果3.4Gb/s signal49Eye Pattern without Equalizer Eye Pattern with Equalizer示波器和逻辑分析仪集成调试90000系列示波器13 GHz16900系列逻辑分析系统9000系列示波器5016800系列逻辑分析仪5000/6000/7000 便携式示波器100 MHz4、本底噪声是同类仪器的1/3~1/2！52本底噪声是同类仪器的5、触发抖动是同类仪器的1/10；6、40GSa/s 采样下，波形捕获速率比同类仪器快100倍。

信号完整性分析PPT课件

信号完整性分析PPT课件

Olica
4
SI简介
• 学习SI的目的 a.什么是典型的信号完整性问题？ b.这些问题来自哪里？ c.为什么有必要去理解SI问题？ d.如何去分析和解决SI问题？ e.如何去做SI测试？
30.11.2020
Olica
5
• SI的内容 SI简介
信号完整性它包含两方面的内容，一是 独立信号的质量，另一个是时序。我们 在电子设计的过程中不得不考虑两个问 题：信号有没有按时到达目的地？信号 达到目的地后它的质量如何？所以我们 做信号完整性分析的目的就是确认高频 数字传输的可靠性。
30.11.2020
Olica
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SI简介
• 数据采样及时序例子
30.11.2020
Olica
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SI简介
• 数据采样及时序例子 从这个图里面我们可以清楚地看到数据 必须准时到达逻辑门而且在接收端期间 开始锁存前必须确定它们的逻辑状态。 任何数据的延迟或者失真都会导致数据 传输的失败。失败有两种可能：一个是 因为接收端根本就无法识别数据；另一 个是接收端虽然识别了数据，但数据因 为失真而导致错误。
30.11.2020
Olica
3
SI简介
• SI的重要性
随着高频数字电路的不断发展，SI问题变得越来越引 人注目，数字电路的频率越高，出现SI问题的可能性 就越大，对设计工程师来说，他的挑战也就越大。很 多SI问题实际上都是自然界中的电磁现象，所以SI问 题跟EMI/EMC是息息相关的。
30.11.2020
30.11.2020
Olica
7
SI简介
• 理想逻辑电压波形
30.11.2020
Olica
8
SI简介

信号完整性分析培训课件

信号完整性分析培训课件
具体来说，是指信号在电路中以正确的时序和电 压做出响应能力。
当电路中的信号能够以正确的时序、持续的时间 和电压的幅度进行传送，并到达输出端时，说明 该电路具有良好的信号完整性；而当信号不能正 常响应，就出现了信号完整性问题。精文档信号完整性分析概念
一个数字系统能否正确工作，其关键在于信号定 时是否准确。
印制电路板层的参数、信号线的距离、驱动端和接 收端的电器特性，以及信号线的端接收方式等，都 对串扰有一定的影响。
精品文档
常见的信号完整性问题
3、反射(Reflection)
反射就是传输线上的回波。信号功率的一部分经传输线 传给负载，另一部分则向源端反射。在高速设计中，可 以把导线等效为传输线，而不再是集总参数电路中的导 线。如果阻抗匹配(源端阻抗、传输线阻抗和负载阻抗 等)，则反射不会发生；反之，若负载阻抗与传输线阻 抗失配就会导致接收端反射。
高速电路设计的重点将与低速电路设计时截然不同， 不再仅仅是元件的合理放置与导线的正确连接，还 应该对信号的完整性(Signal Integrity，SI)问题给与 充分的考虑。
否则，即使原理图正确，系统可能也无法正常工作。
精品文档
信号完整性分析概述
信号完整性分析是重要的高速PCB板极 和系统极分析和设计的手段，在硬件电路设 计中发挥着越来越重要的作用。Protel 99SE 提供了具有较强功能的信号完整性分析器， 以及实用的SI专用工具，使Protel 99SE用户 在软件上就能模拟出整个电路板各个网络的 工作情况，同时还提供了多种补偿方案，帮 助用户进一步优化自己的电路设计。
在高频电路设计中，信号的传输延时是一个完全无法避 免的问题。为此引入了一个延迟容限的概念，即在保证 电路能够正常工作的前提下，所允许的信号最大时序变 化量。

信号完整性ppt课件

信号完整性ppt课件

导电平面就像一个镜子，镜像电路与原电
路电流方向相反，并以平面对称。这样由
于互感影响，该涡流 会较大的减小原电路
的回路自感。
23
电感的物理基础
•
悬空平面越靠近回路，回路的电感就
越小，如下图：
24
传输线的物理基础
• 一、信号 信号总是指信号路径和返回路径之间相
邻两点的电压差，该原则适用于所有传输 线，无论是单端还是差分传输线。
信号完整性分析
通常设计过程是极富直觉和创造性的，要想尽快 完成合格设计，激发关于信号完整性的设计 直觉至关 重要。设计产品的设计师应了解信号完整性如何影响整 个产品的性能。该文档主要介绍 理解和解决信号完整 性问题所需的基本原理，直观定量地给出信号完整性问 题的工程背景知识。
主要参考： 信号完整性分析
• 四、传输线的瞬态阻抗及特征阻抗 传输线的瞬态阻抗并不是PCB上导线的电阻。如
果我们在一根导线上加一个电压，该电压信号从一 端传输到另一端的过程中所受到的阻抗即为瞬态阻 抗，当一定时间后，整根导线上的电源稳定后，导 线表现出的阻抗与瞬态阻抗肯定不一样，稳定后的 电阻才是我们平时所指的电阻。瞬态阻抗仅由传输 线 的两个固定参数决定，即传输线的横截面积和材 料特性共同决定，与传输线的长度无关。计算公式 为（只考虑电容效应的近似计算）：
3
概论
c、返回路径平面上的间隙； d、接插件； e、分支线、T型线或桩线； f、网络末端。 B、网络间的串扰； C、轨道塌陷噪声；
当通过电源和地路径的电流发生变化时，在电 源路径和地路径间的阻抗上将产生一个压降。设计 电源和地分配的目标是使电源分配系统（PDS）的 阻抗 最小 D、来自整个系统的电磁干扰和辐射。
11

信号完整性测试PPT课件

信号完整性测试PPT课件
整性、时序完整性、电源完整性的要求。
5
2020/5/30
测试能帮我们做些什么？
▪ 验证
–验证我们的硬件设计是否符合设计要求 –验证我们的信号质量是否达到设计要求：波形，时序，电源 –验证仿真结果和实测结果的一致性：波形，时序，电源 –验证模型的准确性
▪ 调试
–调试的目的：发现问题，解决问题 –问题是否是硬件设计的问题？ –问题是否是器件的原因：驱动能力？模型？ –问题是否是布局布线的问题：拓扑？端接？阻抗？走线长度？串扰？
18
2020/5/30
均衡和预加重的测试
软件实现均衡:
张开眼图进行显示 (示波 器作为接收端)
让设计人员看到接收端内 部的信号波形情况
我们可以使用80SJNB软件 分析均衡后的信号
针对已知PRBS码型自动获 得 Taps 值
19
2020/5/30
抖动、眼图和浴盆曲线
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2020/5/30
抖动、噪声和误码原因分析
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2020/5/30
当前高速芯片接收端都使用了均衡
在发送端是一个 “OPEN”的眼睛
在接收端是一个“CLOSE” 的眼睛
Tx + +
path
--
++
--
path
++
path
--
怎么去测试这个眼图？
++
Rcv
EQUALIZER
--
▪ 我不想在这点去测试信号，因 为我想知道通道对信号的影响
▪ 但是如果我在这点进行测试… …我发现眼图是闭合的
41
2020/5/30
探头的选择——等效负载举例
42

传输线理论及信号完整性分析共23页PPT

传输线理论及信号完整性分析共23页PPT
传输线理论使用得当时很 少遇到 抵抗。 ——塞 ·约翰 逊 2、权力会使人渐渐失去温厚善良的美 德。— —伯克
3、最大限度地行使权力总是令人反感 ；权力 不易确 定之处 始终存 在着危 险。— —塞·约翰逊 4、权力会奴化一切。——塔西佗
5、虽然权力是一头固执的熊，可是金 子可以 拉着它 的鼻子 走。— —莎士 比
66、节制使快乐增加并使享受加强。 ——德 谟克利 特 67、今天应做的事没有做，明天再早也 是耽误 了。——裴斯 泰洛齐 68、决定一个人的一生，以及整个命运 的，只 是一瞬 之间。 ——歌 德 69、懒人无法享受休息之乐。——拉布 克 70、浪费时间是一桩大罪过。——卢梭

信号完整性分析培训课件

信号完整性分析培训课件
具体来说，是指信号在电路中以正确的时序和电 压做出响应能力。
当电路中的信号能够以正确的时序、持续的时间 和电压的幅度进行传送，并到达输出端时，说明 该电路具有良好的信号完整性；而当信号不能正 常响应，就出现了信号完整性问题。
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信号完整性分析概念
一个数字系统能否正确工作，其关键在于信号定 时是否准确。
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信号完整性分析规则设置
1、激励信号规则(Signal Stimulus)规则
设置激励信号的种类，包括3种选项：“Constant Level”表示激励信号 为某个常数电平；“Single Pulse”表示激励信号为单脉冲信号； “Periodic Pulse”表示激励信号为周期性脉冲信号
设置激励信号高电平 脉宽的起始时间
信号定时与信号在传输线上的传输延迟，以及信 号波形的损坏程度都有密切关系。
差的信号完整性不是由某一单一因素导致的，而 是由板极设计中的多种因素共同引起的。
仿真证实，集成电路的切换速度过高，端接元件 的布设不正确，电路的互连不合理等，都会引发 信号完整性问题。
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பைடு நூலகம்
常见的信号完整性问题
Protel 99SE提供了一个高级的信号完整性分析器。 它能精确地模拟分析已步好线的PCB，可以测试 网络阻抗、下冲、过冲和信号斜率。
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信号完整性分析器
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信号完整性分析规则设置
5、信号下冲的上升沿(Undershoot-Rising Edge)规则：信号 下冲的上升沿与信号下冲的下降沿是相对应的。它定义了信 号上升边沿允许的最大下冲值，也即信号上升沿上低于信号 上位置的阻尼振荡，系统默认单位是伏特。
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信号完整性分析规则设置

Altium Designer 10课件第8章 信号完整性分析

Altium Designer 10课件第8章 信号完整性分析
学习要点
信号完整性分析概念 信号完整性分析规则 信号完整性分析器
8.1 信号完整性分析概述
所谓信号完整性，顾名思义，就是指信号通过信号线传输后仍能保持完整，即仍 能保持其正确的功能而未受到损伤的一种特性。具体来说，是指信号在电路中以正 确的时序和电压做出响应的能力。当电路中的信号能够以正确的时序、要求的持续 时间和电压幅度进行传送，并到达输出端时，说明该电路具有良好的信号完整性， 而当信号不能正常响应时，就出现了信号完整性问题。
“Signal Integrity Model”设定对话框
IC元器件的引脚编辑
8.3.2 在信号完整性分析过程中设定元件的SI模型
Step 1 打开一个要进行信号完整性分析的项目。
Step 2 执行“Tools”（工具） →“Signal Integrity”（信号完 整性）菜单命令后，系统开始 运行信号完整性分析器，弹出 信号完整性分析器。
传输延迟（Transmission Delay） 串扰（Crosstalk） 反射（Reflection） 接地反弹（Ground Bounce）
8.2 信号完整性分析规则设置
在Altium Designer 10的PCB编辑环境中，执行“Design”（设计）→“Rules” （规则）菜单命令，弹出如图所示的PCB设计规则设置对话框。在该对话框中单击 “Design Rules”（设计规则）前面的按钮，选择其中的“Signal Integrity”（信号完 整性）规则设置选项，即可看到各种信号完整性分析的选项，可以根据设计工作的 要求选择所需的规则进行设置。
8.3 设定元件的信号完整性模型
使用Altium Designer 10进行信号完整性分析是建立在模型基础之上的，这 种模型就称为Signal Integrity模型，简称SI模型。

第9章-信号完整性分析

第9章-信号完整性分析

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清华大学出版社
2018/12/5
9.4.1 信号完整性规则设置
•在PCB编辑环境下进行信号完整性规则的设置 在PCB编辑环境下，执行菜单命令【设计】／【规则】， 弹出【PCB规则和约束编辑器】对话框，并从该对话框中打 开【Signal Intergity】选项，如图9-13所示。在该【 Signal Intergity】选项中用户可以选择设置信号完整分 析所需要的规则。
图9-13 【PCB规则和约束编辑器】对话框
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Page 7 清华大学出版社 2018/12/5
为了更好地进行信号完整性分析，设计者在电路板系 统设计过程中，应当特别注意以下几点： 1. 将对噪声敏感的元器件进行物理隔离； 2. 尽量使线路阻抗匹配以及对信号进行反射控制； 3. 采用独立的电源及地电平层； 4. PCB布线避免走直角； 5. 同一组信号线尽量保持在走线上等长； 6. 在高速电路设计中，相邻的两条信号线的间距应符合 3W规则，即间距为信号线宽度W的三倍； 7. 选择容值足够大、阻抗低的旁路电容，对电源进行退 耦处理； 8. 将PCB板中的元器件进行合理布局。
9.3 添加信号完整性模型
Protel DXP提供了两种添加信号完整性模型的方法： 通过【Model Assignments】（模型配置）对话框进行 添加，该方法是向设计中添加信号完整性模型最简单 的方法； 手动方式进行添加，该方法利用【元件属性】对话框 来完成信号完整性模型的添加。 【实例9-1】 利用【Model Assignments】（模型配置）对 话框添加信号完整性模型。
传输时间过长 传输线距离过长， 替换或重新布线， 使用阻抗匹配的 没有开关动作 检查串行端接 驱动源，变更布 线策略

第7章 信号完整性分析.ppt

第7章 信号完整性分析.ppt

1）设置简便——就像在PCB编辑器中定义设计规则一样定义
《 电
设计参数(阻抗、上冲、下冲、斜率等)。
子
2）通过运行DRC，快速定位不符合设计需求的网络。
线
路
3）无需特殊经验要求，从PCB中直接进行信号完整性分析。
辅 助
4）提供快速的反射和串扰分析。
设 计
5）利用I／O缓冲器宏模型，无需额外的SPICE或模拟仿真知
电 子
一旦发现违规（violation），就会被标记出来（显示为
线 高亮度），提醒注意，同时如果PCB浏览管理器设为违
路
辅 规浏览模式，其中会显示违规的名称和具体内容。
助
设
实时检查并不是有多少规则，就检查多少项，而是
计 只检查设定项目，检查的项目可以调整，这种调整是通
Protel SE
过执行“Tools\Design Rule Check…”命令进行的，在 99 “Design Rule Check…”对话框的“On-Line”标签页中 》 完成。
辅
沿）”对话框，如图7-13所示。
助
设
计
Protel SE
99 》
第7章 信号完整性分析
六、信号基值(Base Value)
基值是信号在低状态时的稳定电压值，示意图见图7-14。该
《
规则定义了允许的最大的基值电压。在图7-3中选择第6项，即
电 子
Base Value项，单击“Add”按钮，弹出“Base Value”对话框，如
第7章 信号完整性分析
Protel 99 SE提供了多种设计规则，用户可对这些
《
设计规则进行重新定义。如图7-29所示。
电
子
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态线上测得的噪声(红色：近端；蓝色：远端)

为了区分两个末端，把距离源端最近的一端称为“近端”， 离源端最远的一端称为“远端”。
把这个恒定的近端噪声饱和量称为近端串扰(或 NEXT， Near End X-Talk)系数。
在上面的例子中，入射信号为 200mV，NEXT 大约是 13mV， 约为入射信号的 6.5%。
两条线的理想分布式耦合传输线模型被描述成一个差 分对。那些有集成的二维场求解器的引擎，都使用这种模 型(此处略)。
另一个不同的、广泛应用于描述耦合的模型作为本章的 侧重点，是运用 n 节集总电路模型来近似。在这种模型中， 两条传输线都用 n 节集总电路模型来描述，它们之间的耦 合用互容和互感元件来描述，其中一段的等效电路模型如 图 10.5 所示。
图 10.1 给出了在导线的某一旁边有一条传输 3.3V 信号 的攻击线时，静态线接收器所接收到的噪声。在这个例子 中，接收器接收到的噪声大于 300mV。
Voltage, mV ── 电压，mV
Time ,ns ── 时间，ns
aggressor signal─ 攻击信号 nosie on quiet line─ 静态线上的噪声
这两种极端情况需要分开考虑。
10.3 传输线近端串扰和远端串扰
用图 10.3 所示结构测量串扰。信号从传输线的一端输 入，远端端接是为了消除末端反射而简化问题的研究。噪 声电压在相邻的静态线两端测量。
静态线的两端接到高速示波器的输入通道，这样使静态 线得到有效端接。
图 10.4 给出了相邻静态线两端测得的噪声电压。此例 中，两条 50Ω微带传输线大约 4in 长，二者间距与线宽相 等。每条线的两端都有 50Ω端接电阻，反射忽略不计。
注意，这里讨论的具有加性噪声的特点。再者，将无源 的“地线”看作是不变的零电位，这本身就是误引导。所 以，本书说切勿滥用“地”这一术语。作为返回路径的“地”， 其电平也是直流的零和交流的各式电平的线性叠加！
一旦静态线上出现噪声，此噪声就和信号一样：受到的 阻抗相同，反射也是分析串扰的环节之一。
如果静态线的每一边都有一条动态线，则每一对线之间 的最大可容许噪声为 1/2×5％＝2.5%。对于总线结构，所 有的攻击线都耦合到静态线，合成一个最坏情况。
当然，距离导线越远的地方，边缘场就迅速下降。图 10.2 给出了信号路径和返回路径之间的边缘场以及当另一个网 络分别在远处和近处时两者之间的相互作用情况。
图 10.2 信号线周围的边缘场。当一条导线相距较远时，边缘场耦 合和串扰非常小。当这条导线在边缘场附近时，产生的耦合和串扰就 很大
若返回路径不是很宽的均匀平面，而是封装中的单个引 线或接插件中的单个引脚时，互容变小、互感变大。虽然 依然存在容性耦合和感性耦合，但这种情况下的感性耦合 电流将远大于容性耦合电流。静态线上的噪声是动态网络 上 di/dt 驱动的，通常在驱动器开关时即信号的上升边和 下降边处发生。这就是串扰开关噪声(或曰，感性串扰)。
10.2 耦合途径: 电容和电感
当信号沿传输线传播时，信号路径和返回路径之间将产 生电力线；围绕在信号路径和返回路径周围也有磁力线圈。 这些场并不是被封闭在信号路径和返回路径之间的空间内。 相反，它们会延伸到周围的空间。我们把这些延伸出去的场 称为边缘场(本质上，场和路是一样的)。
提示 FR4 中 50Ω微带线的边缘场产生的电容，大约等于那些直接在信号线下方 的电力线所产生的电容，这是个经验法则
在信号开始一段时间后才会有远端噪声，出现非常迅速， 持续时间很短。脉冲的宽度就是信号的上升时间，峰值电压 称为远端串扰(或 FEXT，Far End X-Talk)系数。
在上面的例子中，FEXT 电压值大约是 60mV，与输入信号 电压 200mV 相比，FEXT 为信号的 30%。这是一个很大的噪声， 所以要警惕远端串扰。
图 10.1 当两边任何一边有一条攻击线时，在静态线上仿真出的串
扰。其中线条为 FR4 具有源端串联端接 50Ω的微带线，线宽和间隔都
为 10 mil。此图由 Mentor Graphics 仿真
10.1 噪声的线性可叠加性
叠加是所有线性无源系统(互连是它的子集)的一个性 质。从动态网络上耦合到静态网络上的总电压与静态网络 上原有的电压完全无关。
高速电路与系统互连设计中 信号完整性(SI)分析
(之13~14[十]：传输线的串扰)
李玉山
西安电子科技大学电路CAD研究所
10.0 引言
串扰是四类信号完整性问题之一，它是指有害信号从一
个网络转移到相邻网络。任何一对网络之间都存在串扰。
提示 串扰是发生在一个网络的信号路径及返回路径和另一个网络的信号路径 及返回路径之间的一种效应。不仅仅只是信号路径，它与整个信号－返回路径回路都 密切相关。
Active line ── 动态线
Quiet line ── 静态线
far end ── 远端
near end ── 近端
图 10.3 用来测量动态网络和静态网络之间串扰的结构，其中在静
态线的远端和近端观察串扰
Voltage, mV ── 电压，mV
Time ,ns ── 时间，ns
图 10.4 当动态线由 200mV、上升时间为 50ps 的信号驱动时，在静
如果端接不匹配，反射将影响噪声的幅度，这时，虽然 我们仍提及远端串扰，但其幅度不能再称为 FEXT，因为该 系数是在端接匹配的特殊情况下测得的。
提示 有三个因素可以减小 FEXT：减小耦合长度(累积↓)、拉长上升时间(di/dt ↓)，加大线条间的距离(L↓)。
10.4 串扰模型
描述串扰运用耦合线的等效电路模型。在预测电压波形 时，这个模型使得仿真可以考虑到具体的几何结构和端接 情况。通常使用两个不同的模型来模拟传输线上的耦合。
假设当静态线上的电压为 0V 时，3.3V 的驱动器在静态 线上产生的噪声为 150mV。那么当静态线电压为 3.3V 时， 所产生的噪声部分仍然是 150mV。静态线上的总电压为原有 信号电压和耦合噪声电压之和。如果有两个动态网络将噪 音耦合到同一静态线上，则静态线上的总噪声就是这两个 噪声之和。