写在前言：作为一个还在layout门口徘徊的小虾米，贸然记录自己的学习想法是可笑的。
但每个人并不是出生就会成为大神。
只不过有的人天分好，机遇也把握得当，在相对短的时间内，成为万众瞩目的高手。
很可惜本人天生愚钝，机遇又很差，在毕业后的三年里浑浑噩噩的憧憬自己的人生，做着自己不喜欢的工程，每天跟着工程队奔波在广阔的祖国大地。
不经意在工作的最后阶段接触到PCB设计。
对于没有耐心和毅力的我，突然感觉这才是我的人生方向，因为突然发现在绘制板图的时候，我可以很有耐心的拉扯每一条线，呵呵难道这一条条显示屏上的线便是我的命运之线么？如饥似渴的读完买回来的书，又囫囵吞枣的大致看了两遍。
感觉到一个人的学习是空虚乏味的，于是想在咱们论坛与各位同我一样，还趴在门缝里仰慕者殿堂中的大神的新手们共同体会我的学习体会。
本人至今自学，没有老师带路，言语中的偏差错误，望各位高手给予我醍醐灌顶的指正。
在此感谢Eric Bogatin 感谢国内的翻译者李玉山、李丽平等，是他们让我趴在SI的门缝，让我有机会一窥我的成神目标。
让论坛记录成神的历程吧！哈哈有些夸口，目标定的太高，大家勿笑。
我的第一本SI教材：Signal integrity:simplified(信号完整性讲义)也是我目前唯一学习过的教材。
废话不多说，直接上酸菜！信号完整性问题十个基本准则：前三个为设计理念，后八个为设计思路。
影响研发进度并造成产品产品交货推迟，就是企业付出的最昂贵代价。
体会：在论坛中常常争论，是质量重要还是工期重要！我认为都重要，所有的工程都是一个平衡过程，而不是单单一种。
质量固然重要，但最重要的是适应性，因为整个工业流程中并不仅仅只是画线路板，最终交到消费者手里才是完整的工艺流程。
如果仅仅是为了吹毛求疵而耽误了工期，那么整个工业流程都会耽误。
导致产品上市时间推迟，损失不可计量。
但为了赶工期，而设计出不合格的产品，那么只能说设计者能力不够。
或者这家公司没有这个实力在行业内生存。
所以我个人认为：一个优秀的设计者最重要的能力是能够把握质量与工期的平衡关系，在合适的工期内完成满足产品质量。
至于大神我估计是在要求的工期内，使产品的质量得到飞跃。
二：提高高速产品设计效率的关键是：充分利用分析工具来实现准确的性能预测；使用测量手段来验证设计过程、降低风险、提高设计工具的可信度。
体会：还没用过仿真，认为仿真等的作用是提高可信度，降低风险。
如果板级设计所留预量足够，可以简单的用公式计算和经验来代替仿真。
三：将问题实质与表面现象剥离开的唯一可行的途径就是采用经验法则、解析近似、数值仿真或者测量工具来获得数据。
这是工程实践的本质。
体会：没做过仿真，不知道仿真所需时间。
依我来看，以上所说应相对应工程的要求，如果所作产品要求不严格，或者裕量很大，最快的方法是采用经验法则。
对于裕量在20~5%的可以采用解析近似。
此书上大部分公式及近似值都在10%-5%左右。
对于要求更严格的裕量便可采用仿真。
裕量大概在2-3%左右。
比如DDR等。
对于要求更严格的，建模无法满足精度的情况下，即需要直接用测量工具来测量。
耗时应该说是逐层递加。
四：信号由信号路径和返回路径构成。
一个信号在沿着传输线流动过程中每一时刻都会感受到特性阻抗。
如果瞬态阻抗为常数，则其信号质量将会获得奇迹般的改善。
体会：忘掉覆铜地的概念，在设计初期考虑信号线走向时，就要优先考虑地平面或其他信号返回路径。
防止电路板在绘制完信号线后，突然发现返回的地平面出现“濠”，导致高速信号线需要重新规划。
单根传输线最优的工作方式是点对点，源阻抗=传输线特性阻抗=负载阻抗。
在特性阻抗恒定的情况下，Tr保持不变，变的仅仅是信号的幅值。
不明：在线路规划时，一个芯片N个I/O口，而相对的地引脚很少。
按照高速信号线返回路径为靠近信号线理论。
岂不是在信号的接收端，N条信号线同时走在同一个GND引脚，便会造成信号返回线之间的串扰了么？这样做假设N条信号线同时工作，便会造成很严重的地弹么？芯片的设计原理是什么？五：把接地这一术语忘掉，因为它所造成的问题比用它来解决的问题还多。
每一路信号都有返回路径。
体会：个人感觉同上。
把接地等同于信号线设计，估计返工的情况大减。
不要轻易相信覆铜的威力，覆铜不是铺设地的万金油。
并且不合理的覆铜还会引入其他问题，六：当电压变化时，电容上就有电流流过。
对于信号的陡峭边，即使电路的PCB板边缘和悬空导线之间的空气形成的边缘线电容也可能有很低的阻抗。
体会：电容的原理嘛，两个平行板之间只要有电压差就有电容的存在。
电容的作用：隔直通交。
会使陡峭的信号进入别的导线中。
Tr小导致两个问题：1.串扰的发生。
2：特性阻抗的变化。
两个问题都导致信号受干扰。
电容本质上属于一个电压源。
七：电感与通过的电流所产生的磁力线匝数有本质关系。
只要电流或者磁力线匝数发生改变，在导线的两端就会产生电压。
这一电压导致了反射噪声、串扰、开关噪声、地弹、轨道塌陷以及EMI。
体会：电感并不是电感，而是磁场效应。
改变磁场，便会产生阻碍磁场变化的电流。
本质上属于一个电流源。
反射噪声原因：特性阻抗发生变化；串扰原因：切割磁力线，产生电流；开关噪声：概念不懂，明天查查。
八：当流经接地回路电感上的电流变化时，在接地回路导线上产生的电压称之为地弹。
它是造成开关噪声和EMI的内部机理。
体会：所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。
以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。
当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。
对于任何封装的芯片，其引脚会存在电感电容等寄生参数。
而地弹正是由于引脚上的电感引起的。
------摘自百度。
解决的办法是，减小回路的有效电感。
地弹与轨道塌陷的区别为：一个指信号的地电平发生变化，图示为下冲。
一个指电源电压地电平的变化，图示为上冲。
九：以同频率的方波作为参考，信号带宽是指有效正弦波分量的最高频率值。
在使用模型来预计分析时，要高过实际信号的带宽。
体会：没啥说的，十：信号完整性中的公式给出的是定义或者近似。
在特别需要准确的场合不要使用近似。
体会：此书大部分公式皆为近似，对于要求严格的电路，还是仿真或者采用实际测量准确。
应付要求不高的，便可以采用经验法啦。
第一章：信号完整性分析概论高速领域：时钟频率超过100MHz或者Tr小于1ns，信号完整性效应就变得重要。
通常将这种情况称之为高频领域或高速领域。
体会：可作为经验法则。
大致判断某块电路是否需要进行计算或仿真。
对于低于此频率以下，Tr以上的，便可采用大致的经验来设计。
对于低频唯一的要求就是联通即可。
高一点的要求便是美观工整。
按要求设计呗，不用考虑太多SI问题。
做好PDS即可了。
信号完整性三种影响和后果：1.时序；2.噪声；3.电磁干扰。
理解：具体产生以上问题还没有细致研究过。
待成为半神再来解释。
SI特定噪声源：1.单一网络的信号完整性；在信号路径或返回路径上由于阻抗突变而引起的反射与失真；2.两个或多个网络间的串扰；和理想回路与非理想回路耦合的互容互感。
3.电源和地分配中的轨道塌陷；在电源、地网络中的电压变化4.来自整个系统的电磁干扰和辐射。
体会：单一网络包括从源端，源内阻，传输线，接收端容抗，返回路径。
保持信号完整性，就需要尽可能将以上设计成相同阻抗。
如果接收与发送不匹配就需要采用T型网络或者π型网络进行阻抗匹配。
比如视频信号采用的特殊阻抗为75欧姆，电路板采用的是50欧姆，其便可使用衰减电路来匹配特性阻抗。
任何改变横截面或网络几何形状的特性都会改变信号所受到的特性阻抗。
使信号所感受到的阻抗突变如下：1.线宽的变化；2.层转换；3、返回路径平面上的间隙；4.接插件5.分支线，T型线或者桩线；6.网络末端。
体会：需要注意的是网络末端和接插件，网络末端可以端接一个匹配同阻抗的电阻（引出问题为消耗额外功率，以及减少电流。
电阻并接在网络中，存在一个问题即电压为源端电压减去传输线分压。
电流为源电流减去各个分支电流。
如果源端为电流驱动类型，则有可能导致接收端灌电流太小，驱动不了）接插件可以并接一个电容至地。
定义：突变—令阻抗发生变化的所有特征称之为突变。
振铃：通常认为是因为阻抗突变造成的反射引起的振铃。
不知道振铃的幅值计算是应该采用反射系数来算还是采用Q值来计算。
这个待晚上好好研究一下。
实现单一网络信号完整性办法：1．设计均匀传输线，即阻抗可控传输线；2.优化拓扑结构；3.在关键位置放置电阻来控制反射。
体会：1，没什么说的。
特性阻抗恒定的传输线才能保证信号反射最小。
2,优化拓扑结构。
这个有些疑问，一条菊花链形状的拓扑，每个接收端都相当于一个小电容（负载电容）那么距离信号越近的接收器，所接收到的信号越好，每过一个接收器，都相当于在线路的固定地点加上一个电容。
假设接收端与传输线的分支足够短，那么岂不是相当于在分支点并接一个电容么？造成分支点的阻抗发生变化，Tr变大并且造成反射？假设接收端很多。
那么越往后上升沿时间越长，并且信号波形失真也越严重。
我的猜想是在一定的结构中，哪怕你做的SI再完美，驱动端的电流再怎么大。
信号的频率都有一个局限。
过了这个局限，所在拓扑网络中就会有接收端无法收到完整的信号。
局限的大小跟负载电容相关。
望论坛高手给予指导，我的猜想是否正确。
3，放置电阻，电阻属于耗能元件可以使反射的能量逐渐变成热量。
使波形逐渐变的平稳。
原理同现在电路上通常采用的磁珠原理一样。
虽然说电容，电感也可以用作特性阻抗的匹配，但属于不耗能元件，只会将反射反弹，而不是消耗。
信号完整性两个推论：推论一：随着上升边的减小，单一网络的信号完整性、两个或多个网络间的串扰、轨道塌陷、EMI这四个问题都将会严重。
上升边的减小通常指的是dI/dt或dV/dt ，上升边越短意味着dI/dt或dV/dt越大。
推论二：解决信号完整性的有效办法很大程度上基于对互联线阻抗的理解。
理解：dI/dt或dV/dt 表示的是在高频信号下，电容和电感对信号的影响。
掌握好电容和电感的规律，即可掌握信号的变化。
对于推论二，互联线阻抗（电抗）的阻值同样是建模后各项容抗、感抗、阻抗的串联并联之和。
信号完整性处理的唯一办法是尽量让信号感受不到阻抗的变化。
这样就很大程度上减少了SI问题。
制约最小时间的主要因素有三个：门输入端读取操作所需的信号建立时间，按顺序切换所有门固有的总时间，以及信号经系统传播到需切换的所有门时间。
理解：以上为选择芯片的准则，考虑到裕量问题，即可知道选多大的上升时间合适，多大的上升时间可有效的被门接收。
在设计的过程中，在满足设计情况的条件下，选择上升时间最慢、时钟频率最低的芯片。
