第8章_CMOS基本逻辑单元-print

第8章CMOS图像传感器CMOS图像传感器出现于1969年,它是一种用传统的芯片工艺方法将光敏元件、放大器、A/D转换器、存储器、数字信号处理器和计算机接口电路等集成在一块硅片上的图像传感器件，这种器件的结构简单、处理功能多、成品率高和价格低廉，有着广泛的应用前景。

8.2 CMOS成像器件的原理结构本节将介绍CMOS成像器件的组成、像敏单元结构、工作流程和辅助电路，从中了解CMOS器件的结构与工作原理。

8.2.1 CMOS成像器件的组成CMOS成像器件的组成原理框图如图8-11所示，它的主要组成部分是像敏单元阵列和MOS场效应管集成电路，而且这两部分是集成在同一硅片上的。

像敏单元阵列由光电二极管阵列构成。

如图中所示的像敏单元阵列按X和Y方向排列成方阵，方阵中的每一个像敏单元都有它在X，Y各方向上的地址，并可分别由两个方向的地址译码器进行选择；输出信号送A/D转换器进行模数转换变成数字信号输出。

图像信号的输出过程可由（如图8-12所示）图像传感器阵列原理图更清楚地说明。

在Y方向地址译码器（可以采用移位寄存器）的控制下，依次序接通每行像敏单元上的模拟开关（图中标志的），信号将通过行开关传送到列线上，再通过X方向地址译码器Si,j（可以采用移位寄存器）的控制，输送到放大器。

如图8-12所示图像信号经Y方向地址译码器依次序接通每行像敏单元上的模拟开关S，信号将通过i,j行开关传送到列线上，再通过X方向地址译码器的控制，输送到放大器。

由于信号经行与列开关输出，因此，可以实现逐行扫描或隔行扫描的输出方式。

也可以只输出某一行或某一列的信号。

被动像敏单元结构的缺点是固定图案噪声（FPN）大、图像信号的信噪比较低。

主动像敏单元结构是当前得到实际应用的结构。

它与被动像敏单元结构的最主要区别是，在每个像敏单元都经过放大后，才通过场效应管模拟开关传输，所以固定图案噪声大为降低，图像信号的信噪比显著提高。

主动式像敏单元结构的基本电路如图8-15所示。

半导体集成电路部分习题答案(朱正涌)第1章 集成电路的基本制造工艺1.6 一般TTL 集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为什么?答：集成运算放大器电路的外延层电阻率比一般TTL 集成电路的外延层电阻率高。

第2章 集成电路中的晶体管及其寄生效应 复 习 思 考 题2.2 利用截锥体电阻公式，计算TTL “与非”门输出管的CS r ，其图形如图题2.2所示。

提示：先求截锥体的高度up BL epi mc jc epi T x x T T -----=- 然后利用公式： ba ab WL Tr c -•=/ln 1ρ ， 212••=--BL C E BL S C W L R rba ab WLTr c -•=/ln 3ρ 321C C C CS r r r r ++=注意：在计算W 、L 时, 应考虑横向扩散。

2.3 伴随一个横向PNP 器件产生两个寄生的PNP 晶体管，试问当横向PNP 器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大? 答：当横向PNP 管处于饱和状态时，会使得寄生晶体管的影响最大。

2.8 试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA 的电流负载下，OL V ≤0.4V ，请在坐标纸上放大500倍画出其版图。

给出设计条件如下：答： 解题思路⑴由0I 、α求有效发射区周长Eeff L ； ⑵由设计条件画图①先画发射区引线孔；②由孔四边各距A D 画出发射区扩散孔； ③由A D 先画出基区扩散孔的三边； ④由B E D -画出基区引线孔； ⑤由A D 画出基区扩散孔的另一边； ⑥由A D 先画出外延岛的三边； ⑦由C B D -画出集电极接触孔； ⑧由A D 画出外延岛的另一边； ⑨由I d 画出隔离槽的四周；⑩验证所画晶体管的CS r 是否满足V V OL 4.0≤的条件，若不满足，则要对所作的图进行修正，直至满足V V OL 4.0≤的条件。

CMOS逻辑门电路CMOS是互补对称MOS电路的简称（Complementary Metal-Oxide-Semiconductor），其电路结构都采用增强型PMOS管和增强型NMOS管按互补对称形式连接而成，由于CMOS 集成电路具有功耗低、工作电流电压范围宽、抗干扰能力强、输入阻抗高、扇出系数大、集成度高，成本低等一系列优点，其应用领域十分广泛，尤其在大规模集成电路中更显示出它的优越性，是目前得到广泛应用的器件。

一、CMOS反相器CMOS反相器是CMOS集成电路最基本的逻辑元件之一，其电路如图11-36所示，它是由一个增强型NMOS管T N和一个PMOS管T P按互补对称形式连接而成。

两管的栅极相连作为反相器的输入端，漏极相连作为输出端，T P管的衬底和源极相连接电源U DD，T N管的衬底与源极相连后接地，一般地U DD>(U TN+|U TP|)，(U TN和|U TP|是T N和T P的开启电压)。

当输入电压u i=“0”（低电平）时，NMOS管T N截止，而PMOS管T P导通，这时T N 管的阻抗比T P管的阻抗高的多，（两阻抗比值可高达106以上），电源电压主要降在T N上，输出电压为“1”（约为U DD）。

当输入电压u i=“1”（高电平）时，T N导通，T P截止，电源电压主要降在T P上，输出u o=“0”，可见此电路实现了逻辑“非”功能。

通过CMOS反相器电路原理分析，可发现CMOS门电路相比NMOS、PMOS门电路具有如下优点：①无论输入是高电平还是低电平，T N和T P两管中总是一个管子截止，另一个导通，流过电源的电流仅是截止管的沟道泄漏电流，因此，静态功耗很小。

②两管总是一个管子充分导通，这使得输出端的等效电容C L能通过低阻抗充放电，改善了输出波形，同时提高了工作速度。

③由于输出低电平约为0V，输出高电平为U DD，因此，输出的逻辑幅度大。

CMOS反相器的电压传输特性如图11-37所示。

第8章高速CMOS逻辑电路设计本章概要⏹ 门延时的估计⏹ 驱动大电容负载⏹ 逻辑努力8.1 门延时的估计任意逻辑门的延时设计者的任务：选择合适的逻辑链，确定每个晶体管的宽长比，以满足规定的延时及芯片面积要求。

C FET 是输出节点对地的本级电容2(||)2nDp DD M Tp I V V V β=--8.1 门延时的估计反相器单位反相器放大m 倍00min2r pu f nu r L f Lin u t C t C t C C C t αα=+=+==min min min min,p n p n if L L W W ==20200032321212r r pu L f f nu L rN r nu LfNf nu Lt t C t t C N t t C N t Nt N C αααα=+=++=++=+00min3232r r pu L f f nu in t t C t t C C C αα=+=+=单位NAND2（最坏情况）单位尺寸m 00323233pu r L nuf t C t C αα=+=+8.1 门延时的估计单位NOR2min002323C C C t t C t t in Lnu f f L pu r r =+=+=αα0023 3323pur L nu f L t C t C αα=+=+2输入，放大8.1 门延时的估计逻辑链延迟3α延迟与扇入N的关系=+()t A Bnτ被驱动反相器的宽长比是驱动反相器的宽长比的S为使延迟时间不变，应使驱动反8.2 驱动大电容负载反相器链延时问题问题：要驱动具有大输入电容的后级门，必须增大本级驱动门的面积，而本级驱动门面积的增大又会增加前级门的负载电容，如何解决这个问题？问题：如何使反相器链的总延时最小？参考反相器8.2 驱动大电容负载优化目标⏹在负载电容C L给定的条件下，如何找出N、S的最优值，使信号从输最短？入到达负载所需要的时间τd☐Step1：求出τd与N、S的函数关系☐Step2：求N、S为何值时τd最小？ln lnLC C N S=1ln() d S S SS τ∂⎡⎤∂=⇔=⎢⎥∂∂⎣⎦00驱动大电容负载⎩其中：令⇒8.3 逻辑努力⏹组合逻辑电路设计中常遇到下列问题：☐一组合逻辑用电路实现，最优的拓扑结构是什么样的？☐使用几级逻辑给出的延时最小？☐晶体管的尺寸大小多少合适？☐仿真和时序分析工具可行吗？⏹使用逻辑努力的概念可以解答这些问题☐如何选择最优的拓扑结构、最优的逻辑级数和最佳的尺寸，使延时最小。

CMOS逻辑门电路1. 什么是CMOS逻辑门电路？CMOS（Complementary Metal-Oxide-Semiconductor）逻辑门电路是一种常用的数字电路设计技术。

它由两种类型的晶体管组成：N型金属氧化物半导体场效应晶体管（NMOS）和P型金属氧化物半导体场效应晶体管（PMOS）。

CMOS逻辑门电路采用了这两种晶体管的互补特性，能够实现低功耗、高噪声容限和高抗干扰性能。

2. CMOS逻辑门电路的基本原理CMOS逻辑门电路是通过控制晶体管的导通与截止状态来实现不同逻辑功能的。

当输入信号为高电平时，PMOS导通，NMOS截止；当输入信号为低电平时，PMOS截止，NMOS导通。

通过合理地设计和连接这些晶体管，可以实现与门、或门、非门等基本逻辑功能。

3. CMOS逻辑门电路的基本结构3.1 NMOS与PMOS晶体管NMOS和PMOS晶体管是构成CMOS逻辑门电路的基本元件。

NMOS由一个N型沟道和控制栅极组成，PMOS由一个P型沟道和控制栅极组成。

NMOS的导通与截止由栅极电压控制，当栅极电压高于阈值电压时，NMOS导通；PMOS的导通与截止也由栅极电压控制，但是当栅极电压低于阈值电压时，PMOS导通。

3.2 CMOS逻辑门的实现CMOS逻辑门由一组串联或并联的NMOS和PMOS晶体管组成。

以下是几种常见的CMOS逻辑门实现方式：•与门（AND Gate）：将多个输入信号分别通过NMOS与PMOS晶体管连接，在输出端通过串联的NMOS和PMOS晶体管实现与运算。

•或门（OR Gate）：将多个输入信号分别通过NMOS与PMOS晶体管连接，在输出端通过并联的NMOS和PMOS晶体管实现或运算。

•非门（NOT Gate）：将输入信号通过一个NMOS晶体管接入输出端，并在输出端再接入一个PMOS晶体管，实现非运算。

4. CMOS逻辑门电路的特点4.1 高抗干扰性CMOS逻辑门电路采用了互补型结构，输入信号只需驱动其中一种晶体管，另一种晶体管处于截止状态，因此输入信号的干扰对输出信号的影响较小。