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基于VHDL语言的数码管动态扫描系统的设计

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文件1：（顶层设计）SMG_SCAN LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY SMG_SCAN IS PORT ( DAT : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; EN , CLK , WR , A_D : IN STD_LOGIC ; SEG : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ; Y : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ) ; END ENTITY SMG_SCAN ; ARCHITECTURE ONE OF SMG_SCAN IS SIGNAL RD , TEMP1 : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; SIGNAL ADDR , TEMP2 : STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ; COMPONENT M1 IS PORT ( DAT : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; A_D , WR , EN : IN STD_LOGIC ; RD : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; ADDR : IN STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ) ; END COMPONENT ; COMPONENT M2 IS PORT ( CLK , EN : IN STD_LOGIC ; RD : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; SEG : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ; Y : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ; ADDR : OUT STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ) ; END COMPONENT ; BEGIN TEMP1 <= RD ; TEMP2 <= ADDR ; U1 : M1 PORT MAP ( DAT => DAT , A_D => A_D , WR => WR , EN => EN , RD => RD , ADDR => TEMP2 ) ; U2 : M2 PORT MAP ( CLK => CLK , SEG => SEG , Y => Y , EN => EN , RD => TEMP1 , ADDR => ADDR ) ; END ARCHITECTURE ONE ;

文件2 ：（中层设计）M2 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY M2 IS PORT ( RD : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; CLK , EN : IN STD_LOGIC ; Y : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ; SEG : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ; ADDR : OUT STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ) ; END ENTITY M2 ; ARCHITECTURE ONE OF M2 IS SIGNAL TEMP , ADDR0 : STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ; COMPONENT M2_1 IS PORT ( CLK , EN : IN STD_LOGIC ; ADDR0 : OUT STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ) ; END COMPONENT ; COMPONENT M2_2 IS PORT ( EN : IN STD_LOGIC ; ADDR0 : IN STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ; Y : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ) ; END COMPONENT ; COMPONENT M2_3 IS PORT ( RD : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; EN : IN STD_LOGIC ; SEG : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) ) ; END COMPONENT ; BEGIN TEMP <= ADDR0 ; U1 : M2_1 PORT MAP ( CLK => CLK , EN => EN , ADDR0 => ADDR0 ) ; U2 : M2_2 PORT MAP ( EN => EN , Y => Y , ADDR0 => TEMP ) ; U3 : M2_3 PORT MAP ( RD => RD , EN => EN , SEG => SEG ) ; ADDR <= TEMP ; END ARCHITECTURE ONE ;

文件3 ：（底层设计1）M1 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY M1 IS PORT ( DAT : IN STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; A_D , WR , EN : IN STD_LOGIC ; ADDR : IN STD_LOGIC_VECTOR ( 2 DOWNTO 0 ) ; RD : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ) ; END ENTITY M1 ; ARCHITECTURE ONE OF M1 IS TYPE STATE IS ( NOUT , RD_ADDR , RD_DAT ) ; TYPE REG IS ARRAY ( 7 DOWNTO 0 ) OF STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ; SIGNAL MYREG : REG ; SIGNAL CURRENT_STATE , NEXT_STATE : STATE ; SIGNAL X , CNT0 : INTEGER RANGE 0 TO 7 ; BEGIN

NEXT_STATE_LOGIC : PROCESS ( CURRENT_STATE , WR , A_D , EN , CNT0 ) BEGIN IF EN = '0' THEN NEXT_STATE <= RD_ADDR ; MYREG ( 0 ) <= "0000" ; MYREG ( 1 ) <= "0000" ; MYREG ( 2 ) <= "0000" ; MYREG ( 3 ) <= "0000" ; MYREG ( 4 ) <= "0000" ; MYREG ( 5 ) <= "0000" ; MYREG ( 6 ) <= "0000" ; MYREG ( 7 ) <= "0000" ; ELSE CASE CURRENT_STATE IS WHEN NOUT => NEXT_STATE <= RD_ADDR ; WHEN RD_ADDR => IF CNT0 = 1 AND A_D = '1' THEN X <= CONV_INTEGER ( DAT ( 2 DOWNTO 0 ) ) ; NEXT_STATE <= RD_DAT ; END IF ; WHEN RD_DAT => IF CNT0 = 0 AND A_D = '0' THEN CASE X IS WHEN 0 => MYREG ( 0 ) <= DAT ; WHEN 1 => MYREG ( 1 ) <= DAT ; WHEN 2 => MYREG ( 2 ) <= DAT ; WHEN 3 => MYREG ( 3 ) <= DAT ; WHEN 4 => MYREG ( 4 ) <= DAT ; WHEN 5 => MYREG ( 5 ) <= DAT ; WHEN 6 => MYREG ( 6 ) <= DAT ; WHEN 7 => MYREG ( 7 ) <= DAT ; END CASE ; NEXT_STATE <= RD_ADDR ; END IF ; WHEN OTHERS => NEXT_STATE <= NOUT ; END CASE ; END IF ; END PROCESS NEXT_STATE_LOGIC ;

STATE_STORE : PROCESS ( CNT0 ) BEGIN CURRENT_STATE <= NEXT_STATE ; END PROCESS STATE_STORE ;

OUTPUT_LOGIC : PROCESS ( CURRENT_STATE , ADDR ) BEGIN CASE CURRENT_STATE IS WHEN NOUT => RD <= "ZZZZ" ; WHEN RD_ADDR => CASE ADDR IS WHEN "000" => RD <= MYREG ( 0 ) ; WHEN "001" => RD <= MYREG ( 1 ) ; WHEN "010" => RD <= MYREG ( 2 ) ; WHEN "011" => RD <= MYREG ( 3 ) ; WHEN "100" => RD <= MYREG ( 4 ) ; WHEN "101" => RD <= MYREG ( 5 ) ; WHEN "110" => RD <= MYREG ( 6 ) ; WHEN "111" => RD <= MYREG ( 7 ) ; WHEN OTHERS => RD <= "ZZZZ" ; END CASE ; WHEN RD_DAT => CASE ADDR IS WHEN "000" => RD <= MYREG ( 0 ) ; WHEN "001" => RD <= MYREG ( 1 ) ; WHEN "010" => RD <= MYREG ( 2 ) ; WHEN "011" => RD <= MYREG ( 3 ) ; WHEN "100" => RD <= MYREG ( 4 ) ; WHEN "101" => RD <= MYREG ( 5 ) ; WHEN "110" => RD <= MYREG ( 6 ) ; WHEN "111" => RD <= MYREG ( 7 ) ; WHEN OTHERS => RD <= "ZZZZ" ; END CASE ;

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基于VHDL数控分频器设计

基于VHDL数控分频器设计

目录一、设计任务与要求 (3)二、总体框图 (3)三、选择器件 (4)四、功能 (5)1、数控分频器 (5)2、BCD译码器 (6)3、扫描器 (11)4、3-8译码器 (13)5、7段数码管显示译码器 (16)五、总体设计电路图 (19)1总体（顶层）电路原理图 (19)2仿真结果 (19)3管脚分配图 (20)4.硬件连接情况 (20)六．心得体会 (20)数控分频器设计一、设计任务与要求数控分频器的功能就是当输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，以实现所需的输出频率。

基本功能：1、实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。

如输入10010000，即对输入的时钟信号进行144分频，如输入01001000，即对输入的时钟信号进行72 分频。

2、输出的波形应为占空比位50%的方波。

3、有显示功能，显示当前的分频比，即，输入的二进制数的大小。

总体框图设计思路：数控分频器用计数值可并行预置的加法器设计完成，当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比。

把输入端输入的八位二进制数直接通过BCD译码器转换为十位BCD码表示的十进制数，通过扫描器对3个数码管进行选通扫描，最后7段数码管显示译码器对选中数码管的赋值进行译码，并驱动数码管显示该数据。

模块的功能：1、数控分频器：实现8位分频器，依据输入的8位2进制数的不同，有不同的分频比。

如输入10010000，即对输入的时钟信号进行144分频。

2、BCD译码器：把输入端的8位2进制数转换成10位BCD码表示的十进制数。

3、扫描器：when “000”=>daout<=dout(3 downto 0);when “001”=>daout<=dout(7 downto 4);when “010”=>daout<=dout(3 downto 2)<="00";daout(1 downto 0)<=dout(9 downto 8);when others=>null;4、3-8译码器：当sel=0时，q=11111110;选择个位数码管亮。

EDA流水灯论文(VHDL)

EDA流水灯论文(VHDL)

滨江学院课程论文（可编程器件原理与应用）题目基于VHDL语言的流水灯设计学生姓名王秋阳学号20082305047院系滨江学院专业电子与信息工程指导教师刘建成二零一零年十二月三十日一、任务：采用ALTERA 公司的EPM7128SLC84-10芯片,通过VHDL 语言设计一个流水灯电路。

流水灯样式必须大于3种，且可以通过按键调节显示样式；可以通过按键调节流水灯变化快慢；当前流水灯样式和变化速度能够通过数码管显示出来；（附加：具有按键声）二、设计框图（框图说明）1MHZ 周期信号经过2个100分频，得到100HZ ，再经过1个10分频得到10HZ 信号，传给速度控制模块，得到需要的速度周期信号，然后传给样式选择模块，样式选择模块直接输出彩灯样式；控制模块通过接受两个按键信号，同时控制速度控制模块和样式选择模块；译码扫描模块通过判断控制模块，扫描数码管显示当前彩灯样式和彩灯变化速度；按键信号通过延时模块输出按键发生信号。

速度按键 样式按键控制模块速度控制样式选择译码和扫描数码显示彩灯显示1000HZ 信号100HZ 信号蜂鸣器三、原理图（CPLD内部原理说明）从原理图中可以看到，一共有8种模块，D触发器的作用是对按钮进行消抖，除D触发器之外的7个模块功能及作用如下：f100和f10分别是100和10的分频器，speed模块的作用是对彩灯变化速度进行控制，而style_switch模块的作用是对彩灯样式进行调节。

Control 模块接收按键信号对样式和速度进行总的控制。

Show模块是对速度值和样式值进行译码并进行扫描数码管，将当前样式和速度状态显示出来。

Delay模块则是对按键声的延时。

四、各个模块设计（波形仿真）1.f100模块功能：100分频波形仿真：VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f100 is --100分频port(clk:in std_logic;sec:out std_logic);end entity f100;architecture getsec of f100 issignal secout : std_logic :='1';beginprocess(clk) isvariable count100: integer range 0 to 50;beginif clk'event and clk='1' thencount100:=count100+1;if count100=50 thensecout<=not secout;count100:=0;end if;end if;end process;sec<=secout;end architecture getsec;2.f10模块功能：10分频波形仿真：VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f10 is –-10分频port(clk:in std_logic;sec:out std_logic);end entity f10;architecture getsec of f10 issignal secout : std_logic :='1';beginprocess(clk) isvariable count10: integer range 0 to 5;beginif clk'event and clk='1' thencount10:=count10+1;if count10=5 thensecout<=not secout;count10:=0;end if;end if;end process;sec<=secout;end architecture getsec;3.speed模块功能：根据DATE输入端的数值大小，产生不同频率的周期信号，从而达到控制彩灯变化速率的目的。

基于VHDL语言的数字频率计设计

基于VHDL语言的数字频率计设计


数 码 管显示 ，最 大 读 数分 别 为 ９ ９ Ｈｚ ９ ９ｋ 、 ． ９ｋ 、９ ． Ｈｚ ９ ９ｋ ， ９ Ｈｚ 小数 点 随量 程 变 换 自动 移 位 ） ，量 程 自动 转
换 规则 ：
硬件 描述语 言对 高层 次的 系统行 为进 行描述 ，在 系统
一
级 进行验 证 ，最 后再 用逻 辑综合 优 化工具 生成 具体
摘 要 介 绍 了 ＶＨＤ Ｌ语 言在 数 字频 率 计 设 计 中的 具 体 应 甩 ，说 明 了 实现 电子 电路 设 计 的 自动 化 （ Ａ）过 程 和 ＥＤ
Ｅ Ａ 技 术在 现 代 数 字 系统 设 计 中的 重要 地 位 和 作 用 。 Ｄ 关 键 词 ＶＨ Ｅ Ａ 自下 至上 自上 至 下 综 合 编 程 下载 ＤＬ Ｄ
Ｍ ｏｄ ｆ Ｍ ｕ ｔｍｅ ａ ｄｓ ｏｒ ｌｉ ｄｉ Ｐｒ ｓ ｎｔ ｔｏｎ ｅ ｅ ａ ｉ ｗｉｈ ｔ Ｕ Ｓ ｒ ｅ
［ ］ ９４ ２ ７ ２３ Ｃ ，１ ９ ， ５ ～ ７
５ Ｐｒ ｂ ｋ ｒ ｎ，Ｂ， ｇｈ ｖ ｎ， ａ ｈａ ａ ａ Ｒａ ａ ａ Ｓ Ｖ．Ｓｙ ｈｒ ｎｉａ ｉ ｎ ｎｃ ｏ ｚ ｔｏ
的 门级逻辑 电路 的 网表 ，其 对应 的物理 实 现是专 用集 成 电路 （ Ｉ 。 ＡＳ Ｃ）
（ ）读数 大 于 ９ ９时 （ １ ９ 不考虑 小数 点 ，下同 ） ，频 率计 处 于超 量程 状态 ，此时显 示器 发 出溢 出指示 （ 显
示 Ｆ Ｆ ，下次 测量 ，量 程 自动增 大一档 。 Ｆ ）
设 计一个 ３位 十进 制 数字 频率 计 ，其 测量范 围 为
１ＭＨ ， 程分 １ Ｈｚ ０ Ｈｚ ｚ三档 （ 位 ｚ量 ０ｋ 、１ ０ｋ 、１ＭＨ ３
基于VHDL的数字频率计设计

基于VHDL的数字频率计设计

XXXXXXX学院学生毕业设计（论文）报告系别：电子与电气工程学院专业：电子信息工程技术班号：学生姓名：学生学号：设计（论文）题目：基于VHDL的数字频率计设计指导教师：设计地点：XXXXXXX学院起迄日期：20XX.9.1~20XX.10.31毕业设计（论文）任务书专业电子信息工程技术班级姓名一、课题名称：基于VHDL的数字频率计设计二、主要技术指标：1. 频率范围为：1Hz~50MHz。

2. 结果用数码管十进制显示。

3. 输入信号电压幅度为50mV～5V。

三、工作内容和要求：1. 构建大体的设计方案，并了解其内容。

2. 构建出大体的顶层原理设计框图。

3. 对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

4. 对整个原理框图进行编译并通过。

5. 对整个仿真图编译通过。

四、主要参考文献：[1] 陈必群. EDA技术与项目训练[M] ，常州：常州信息职业技术学院，2009年.[2] 王凤英. 基于FPGA的数字频率计设计与仿真[J].科技资讯,，2008，15（8）：1—10[3] 谭会生,张昌凡.EDA技术及应用.西安[M]：电子科技大学出版社,2001年[4] 张凯,林伟.VHDL实例剖析[M].北京：国防工业出版社,2004年[5] 刘玉良，李玲玉，邓勇全.吉林：用EDA方法设计数字系统的灵活性[D]，2002年[6] 宋万杰等.CPLD技术及其应用.[M].西安：西安电子科技大学出版社，2000年.学生（签名）年月日指导教师（签名）年月日教研室主任（签名）年月日系主任（签名）年月日毕业设计（论文）开题报告基于VHDL的数字频率计设计目录摘要Abstract第1章前言 (1)第2章数字频率计的要求 (2)2.1 主要技术指标 (2)2.2 工作内容和要求 (2)第3章数字频率计的方案设计.............................. (3)3.1 基本原理 (3)3.1.1 频率计测量频率的设计原理 (3)3.1.2 频率计测量频率的原理图 (3)3.2 设计流程图 (3)第4章数字频率计各模块功能介绍 (4)4.1 频率控制模块的VHDL语言源程序 (4)4.1.1 频率控制模块的程序 (4)4.2 十进制加法计数器CNT10的VHDL语言源程序 (5)4.2.1 十进制计数器的程序 (5)4.2.2 十进制计数器的顶层设计 (6)4.3系统模块的VHDL语言源程序 (7)4.3.1系统模块的设计 (7)4.3.2 系统模块的程序 (7)4.4 锁存器LOCK的VHDL语言源程序 (10)4.4.1 锁存器LOCK的程序 (10)4.5 译码模块DECODER的VHDL语言源程序 (11)4.5.1 译码模块DECODER的程序 (11)4.6四选一选择器MUX41的VHDL语言源程序 (12)4.6.1 MUX41程序 (12)4.7 四进制计数器CNT4的VHDL语言源程序 (13)4.7.1 四进制计数器CNT4的程序 (13)4.8 250分频器的VHDL语言源程序 (14)4.8.1 250分频器的程序 (14)第5章数字频率计仿真图 (15)5.1 频率控制模块仿真波形图 (15)5.2 十进制计数器模块仿真波形图 (15)5.3 锁存模块仿真波形图 (15)5.4 译码模块波形仿真图 (16)5.5 四选一选择器MUX41的仿真图 (16)5.6 四进制计数器CNT4的仿真图 (16)5.7 250分频器的仿真图 (17)第6章频率计顶层原理图的输入 (18)第7章下载测试 (19)第8章结束语 (20)参考文献答谢辞数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。