ISPLEVER简明教程
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ispLEVER2.0培训教程 2002年12月 目录
第一节 ispLEVER2.0简介 第二节 ispLEVER2.0安装 第三节 ispLEVER2.0的原理图输入 第四节 设计的编译与仿真 第五节 ABEL语言和原理图混合输入 第六节 ispLEVER2.0中VHDL和Verilog语言的设计方法 第七节 在系统编程的操作方法 第八节 用ModelSim仿真 第九节 Constraint
第一节ispLEVER2.0简介 ispLEVER2.0是一套完整的EDA软件。设计输入可采用原理图、硬件描述语言、混合输入三种方式。能对所设计的数字电子系统进行功能仿真和时序仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去，自动完成布局与布线并生成编程所需要的熔丝图件。软件支持原有Lattice公司的GAL、ispLSI、MACH、ispGDX、ORCA2、ORCA3、ORCA4和最新的ispMACH器件。
软件主要特征： 1 输入方式 * 原理图输入 * ABEL-HDL输入 * VHDL输入 * Verilog-HDL输入 * EDIF输入
2. 逻辑仿真 * 功能仿真 * 时序仿真
3. 编译器 * 结构综合、映射、自动布局和布线
4. 支持的器件 * 含有支持ispLSI的宏库及MACH的TTL库 * 支持所有ispLSI、MACH和ispMACH器件
第二节ispLEVER2.0安装 操作系统为windows2000，winNT，windowsXP时建议使用管理员权限（administrator）安装，windows98，windows98SE不存在此问题。安装前请关闭病毒防火墙（recommended）。
双击安装光盘的setup图标，出现下面的对话框： 点击第一个橙色方块表示安装project navigator以及一些第三方综合和仿真工具，ORCA Series 2，3，4表示安装ORCA系列FPGA，如果只做CPLD设计，请单击project navigator and 3 rd party tools。出现下图所示的版本对话框：
目前ispLEVER2.0有4个版本，每个版本都由各自的license所支持。其中HDL base版功能受一定限制；第二个HDL advance 版；EXM ADV是第三方的advance版；最后一个是不支持HDL的lattice advance版。安装光盘上的license为EXM ADV，所以我们选择第三个版本安装。 一路点击next，出现安装路径对话框，设定你所想安装的路径，在路径名中请避免出现空格（recommended）。 继续点击next，直至出现product options对话框，选择你需要安装的一些组件，建议全部选中组件。单击next直至安装完成。
在windows98系统下安装会出现license路径对话框，选择第一个选项auto modify autoexe.bat，安装程序会自动在autoexe.bat中添加license指定语句。 Windows2000，windowsXP的license路径在系统环境变量中，由安装程序自动设定。 安装完成后，将光盘中license目录下的license.dat拷贝到安装目录下的license目录下，用记事本打开此文件，根据里面提供的硬盘序列号修改C盘序列号。具体修改方法如下： Windows2000，windowsXP 在命令提示符窗口中，进入硬盘序列号修改工具所在目录（光盘的license目录下或将它copy至自己所建目录）。执行volumeid.exe，如：volumeid c: 229b-6080即可，修改完毕后可以查看验证是否已经更改，系统可能会死机，重起后正常。 Windows98在MS-DOS方式下修改，方法与上述相同。 另外，还可以用其他工具如diskedit等修改，这里不再赘述。 执行光盘中的service pack 7.0升级ispLEVER2.0，执行update doc2.0升级tutorial，并可以通过开始菜单中的ispUPDATE进行网上更新。 第三节ispLEVER2.0的原理图输入 I. 启动ispLEVER2.0(按Start=>Programs=>Lattice Semiconductor=>ispLEVER菜单) II. 创建一个新的设计项目 A. 选择菜单File。 B. 选择New Project...。 C. 键入项目名。 D. 你可以看到默认的项目名和器件型号:Untitled and ispLSI5256VE-165LF256。 III. 项目命名 A. 用鼠标双击Untitled。 B. 在Title框文本中输入项目名称,并选OK。 IV. 选择器件 A. 双击ispLSI5256VE-165LF256,你会看到Choose Device对话框(如下图所示)。 B. 在Choose Device窗口中选择器件系列。 C. 选择Macrocell数,速度等级,封装形式,单击ok,工具会提示你是否 Remove All Previous Constraints,选择Yes。 D. 在设计中增加源文件 一个设计项目由一个或多个源文件组成。这些源文件可以是原理图文件(*.sch)、ABEL-HDL文件(*.abl)、VHDL设计文件(*.vhd)、VerilogHDL设计文件(*.v)、仿真波形文件(*.wdl)、测试向量文件(*.abv)或者是文字文件(*.doc,*.wri,*.txt)。在以下操作步骤中，你要在设计项目中添加一张空白的原理图纸。 a) 从菜单上选择Source项。 b) 选择New...。 c) 在对话框中，选择Schematic(原理图)，并按OK。
d) 输入原理图文件名。 e) 确认后点击OK，即可打开Schematic Editor。 E. 原理图输入 你现在应该进入原理图编辑器。在下面的步骤中，你将要在原理图中画上几个元件符号，并用引线将它们相互连接起来。 a) 从菜单栏选择Add,然后选择Symbol，你会看到如下图所示的对话框：
b) 选择GATES.LIB库，然后选择G_2AND元件符号。 c) 将鼠标移回到原理图纸上，注意此刻AND门粘连在你的光标上，并随之移动。 d) 单击鼠标左键，将符号放置在合适的位置。 e) 再在第一个AND门下面放置另外一个AND门。 f) 将鼠标移回到元件库的对话框，并选择G_2OR元件。 g) 将OR门放置在两个AND门的右边。 h) 现在选择Add菜单中的Wire项。 i) 单击上面一个AND门的输出引脚，并开始画引线。 j) 随后每次单击鼠标，便可弯折引线(双击便终止连线)。 k) 将引线连到OR门的一个输入脚。 l) 重复上述步骤，连接下面一个AND门。 F. 添加更多的元件符号和连线 a) 采用上述步骤，从REGS.LIB库中选一个g_d寄存器，并从IOPADS.LIB库中选择G_OUTPUT符号。 b) 将它们互相连接，实现如下的原理图：
为了完成你的设计,通过为连线命名和标注I/O Markers来完成原理图。 当要为连线加信号名称时，你可以使用ispLEVER2.0的特点，同时完成两件事-----同时添加连线和连线的信号名称。这是一个很有用的特点，可以节省设计时间。I/O Markers是特殊的元件符号，它指明了进入或离开这张原理图的信号名称。注意连线不能被悬空(dangling)，它们必需连接到I/O Marker或逻辑符号上。这些标记采用与之相连的连线的名字，与I/O Pad符号不同，将在下面定义属性(Add Attributes)的步骤中详细解释。 c) 为了完成这个设计，选择Add菜单中的Net Name项。 d) 屏幕底下的状态栏将要提示你输入的Net Name，输入‘A’并按Enter键，Net Name会粘连在鼠标的光标上。 e) 将光标移到最上面的与门输入端，并在引线的末连接端(也即输入脚左端的红色方块)，按鼠标左键，并向左边拖动鼠标。这可以在放置Net Name称的同时，画出一根输入连线。 f) 输入信号名称现在应该是加注到引线的末端。 g) 重复这一步骤，直至加上全部的输入‘B’,’C’,’D’和‘CK’，以及输出‘OUT’。 h) 现在Add菜单的I/O Marker项。 i) 将会出现一个对话框，请选择Input。 j) 选择画图工具I/O Maker并选择Input，Output，Bidirection或None，拖动鼠标选择信号使之成为相应的端口。 k) 鼠标移至下一个输入，重复上述步骤，直至所有的输入都有I/O Marker。 l) 现在请在对话框中选择Output,然后单击输出Net Name，加上一个输出I/O Marker。 m) 至此原理图就基本完成，如下图所示。
G. 定义器件的属性(Attributes) 你可以为任何一个元件符号或连线定义属性。在这个例子中，你可以为输出端口符号添加引脚锁定LOCK的属性。请注意，在ispLEVER2.0中，引脚的属性实际上是加到I/O Pad符号上，而不是加到I/O Marker上。同时也请注意，只有当你需要为一个引脚增加属性时，才需要I/OPad符号，否则，你只需要一个I/OMarker. A. 在菜单条上选择Edit=>Attribute=>Symbol Attribute项，这时会出现一个Symbol Attribute Editor对话框。 B. 单击需要定义属性的输出I/O Pad.
