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四位二进制加法计数器课程设计报告书

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. . . . . 成 绩 评 定 表

学生 郝晓鹏 班级学号 1103060129

专 业 通信工程 课程设计题目 四位二进制加法

计数器

评语 组长签字： 成绩 日期

20 年 月 日 . .

. . . 课程设计任务书 学 院 信息科学与工程学院 专 业 通信工程 学生 郝晓鹏 班级学号 1103060129 课程设计题目 四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110）

工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（ 缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。

指导教师： 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 . .

. . . 摘 要

本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。

关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境 . .

. . . 目 录 一.课程设目的 ........................................................... 0 二.课设题目实现框图 ..................................................... 1 三.实现过程 ............................................................. 1 1.VHDL ............................................................... 1 1.1建立工程 ....................................................... 1 1.2VHDL源程序 ..................................................... 6 3

1.3编译及仿真过程 ................................................. 8 1.4引脚锁定及下载 ................................................ 11 1.5仿真结果分析 .................................................. 11 2.电路设计 .......................................................... 12

2.1设计原理 ..................................................... 12 2.2基于MULTISIM的设计电路图 .................................... 14 2.3逻辑分析仪显示的波形 ......................................... 15 2.4仿结果分析 ................................................... 15 四.设计体会 ............................................................ 16 五.参考文献 ............................................................ 17 . .

. . . 一 课程设计目的

（1）熟悉Multisim环境及QuartusⅡ环境，练习数字系统设计方法，包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计方法的优缺点。 （2）在QuartusⅡ环境中用VHDL语言实现四位二进制加计数器(缺0010 0011 1101 1110)的建立，在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。 （3）在Multisim环境中仿真实现四位二进制加计数器(缺0010 0011 1101 1110)的建立，并通过虚拟仪器验证其正确性。

二 课设题目实现框图 在本课程设计中，四位二进制加计数用四个CP下降沿触发的JK触发器实现，其中有相应的跳变，即跳过了0010 0011 1101 1110四个状态，这在状态转换图中可以清晰地显示出来。

1000100110101011110011110/1/0111011001010100000100000/0/0/0/0/0/0/0/0/0/

图2 状态转换图 三 实现过程 1.VHDL 1.1建立工程

启动QUARTUS后的界面如图3-1所示，首先需要创建一个工程，具体操作过程如下： . . . . .

图3-1 QUARTUS软件的启动界面

（1）点击File –> New Project Wizard创建一个新工程，系统显示如图3-2；

图3-2 工程创建向导的启始页 . . . . . （2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3-3所示；

图3-3 输入工程名称、存储目录 （3）点击Next，若目录不存在，系统可能提示创建新目录，如图3-4所示，点击“是”按钮创建新目录，系统显示如图3-5所示；

图3-4 提示是否创建新文件夹 . . . . . （4）系统提示是否需要加入文件，在此不添加任何文件，点击Next，进入设备

选择对话框，如图3-6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8； 图3-5 提示是否添加文件 . .

. . . 图3-6 芯片型号选择 （5）点击Next，系统显示如图3-7，提示是否需要其他EDA工具，这里不选任何其他工具； （6）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图3-8，在窗口左侧显示出设备型号和该工程的基本信息等。 . .

. . . 图3-7 提示是否利用其他EDA设计工具

图3-8 工程阐述汇总 1.2VHDL源程序

（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File系

统显示如图3-9，点击OK，系统显示如图3-10，窗口右侧为VHDL的编辑窗口； . .

. . .

图3-9 创建一个设计文件

图3-10 新建的一个VHDL源文件的编辑窗口

（2）在编辑窗口中编辑以下程序：

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; . .

. . . USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity zs_2 is PORT(cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); end zs_2; ARCHITECTURE Behavioral OF zs_2 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(cp,r) BEGIN if r='0'then count<="0000"; elsiF cp'EVENT AND cp='1'THEN if count="0001"THEN count<="0100"; elsif count="1100"THEN count<="1111"; ELSE count<=count+1; END IF; end if; END PROCESS; q<=count; END Behavioral;

（3）输入程序后，存盘，如图3-11所示：

图3-11 存盘 1.3编译及仿真过程

（1）点击Processing->Start Compilation编译该文件，系统将开始编译，结

束后，给出提示信息和编译结果，如图3-12所示：

合集下载

四位二进制全加器设计

四位二进制全加器设计

四位二进制全加器设计(总3页) -CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除组合逻辑电路课程设计题目：用74ls283构成四位二进制全加/减器一、设计思路74ls283为四位加法器，而如果希望进行减法运算，则需要将其转化为加法，而之前学到，二进制运算，一个数减去另一个数，即等于加上其补码。

于是得到如下公式，A-B=A+(-B)=A+B’+1。

将其全部视为加法运算，即一个数加上一个正数或者一个负数，这个数为加数B。

那么，需要将加数增添一位符号位，以区分正负。

因为74ls283芯片的引脚为低位向正在运算的数的进位，所以可以将其作为加数的符号位。

当其为正数时，输入为0，即计算A+B。

而当加数为负数时候，使其输入为1，并将B取反，再加上进位1，正好与公式相符。

根据以上原理，应用输入作为符号位，进行4位被加（减）数与5位加（减）数的加法运算。

设A3-A0为被加（减）数，B3-B0为加（减）数，M0为符号位。

当M0为0时表示正数，为1时表示负数。

而当B为负数需要取反时，刚好可以利用异或门的特性来进行，即1异或B等于B’，0异或B等于B即将B的各个数位和M0通过异或门相连，即可以做到负数取反。

二、电路图如图，输入输出ABC都用LED来指示二进制的数值，开关S2控制A的数值，S1控制B的数值以及符号位。

BX1指示灯指示的是输入B经过异或门作用后的电平。

三、由于此电路进行的是加法运算，两个加数一共2的9次方中组合，所以真值表又多又显而易见，此处将不给出。

四、举例演示：（1）5+6=11如图拨动开关，A=5，B=6，可见C为11的二进制表示1011。

（2）7-3=4如图，将M0置为1以表示负数。

BX1表示的是3的反码，在74283中进行了加1的运算即变成了补码，输出结果为0100（2）=4（10）（3）1000+1000=10000由于输出只有四位，而1000+1000会产生进位。

4位二进制全加器设计

4位二进制全加器设计

任务一4位全加器设计一、实验目的1、掌握运用Quartus II原理图编辑器进行层次电路系统设计的方法。

2、进一步熟悉利用Quartus II进行电路系统设计的一般流程。

3、掌握4位全加器原理图输入设计的基本方法及过程。

二、实验原理（1）设计一位半加器真值表：(2)设计一位全加器真值表：SOn=n n n−1;COn=(A n⨁B n)C n−1+A n B n;(2)设计多位全加器由一位全加器组合成多位全加器。

依次将低位全加器的进位输出端接到高位全加器的进位输入端，由四个一位全加器构成四位全加器。

三、实验过程1、一位半加器的设计（1）电路图①执行“Files”─>“New”─>“Block Diagram/Sch matic”─>“OK”②在编辑窗口输入“与非”门电路原理图，保存电路为“01.bdf”，如图：（2）仿真波形①执行“Files”─>“New”─>“Vector Waveform File”─>“OK”②在波形编辑窗口双击左键，执行“Insert Node or Bus”─> “New Finder”─> “List”─>“》”─>“OK”。

③保存文件为“01.vwf”。

④执行菜单“Processing”─> “Start Simulation”，如图：（3）仿真波形分析：（4）封装之后的图：设“01.bdf”为顶层文件，执行“Files”─>“Create、Update”─> “Create Symbol Files forCurrent Files”，保存。

如图：2、一位全加器（1）电路图①执行“Files”─>“New”─>“Block Diagram/Sch matic”─>“OK”②在编辑窗口输入“与非”门电路原理图，保存电路为“02.bdf”，如图：（2）仿真波形①设“02.bdf”为顶层文件。

4位二进制加法器课程设计

4位二进制加法器课程设计

长安大学电工与电子技术课程设计题目：4位二进制加法器学院：汽车学院专业：汽车运用工程班级：姓名：学号：指导老师：李三财目录一、课题名称与技术要求···························二、摘要·········································三、总体设计方案论证及选择·······················1、方案论证与选择······························2、加法器的选取································3、译码器的选取································4、数码管的选取································四、设计方案的原理框图、总体电路原理图及说明·····1、原理框图····································2、总体电路原理图······························3、说明········································五、单元电路设计、主要元器件选择及电路参数计算···1、单元电路设计································2、主要元器件选择······························六、收获与体会及存在的问题·······················七、参考文献·····································八、附件·········································一、课题名称及技术要求1、课题名称：四位二进制加法器2、技术要求：a、四位二进制加数与被加数输入b、二位数码管显示二、摘要本加法器要实现能够输入加数和被加数，并且还能够将最终结果用二位数码管显示出来的功能。

课程设计--四位二进制加减法器

课程设计--四位二进制加减法器

组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。

加数和被加数为输入，和数与进位为输出的装置为半加器。

若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。

对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。

前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。

关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计 一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。