第三章 VHDL语言要素

L10 ARCHITECTURE construct OF mux21 IS
L13 BEGIN
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L12 L14 L15 L16
SIGNAL d : STD_LOGIC; d<= a AND (NOT S); e<= b AND s; y<= d OR e;
L13 BEGIN
第3章 VHDL语言入门
L17 END ARCHITECTURE construct; L18 ------------------------------------------------------------------------------------------------------------------------L19 ARCHITECTURE behavior OF mux21 IS L20 BEGIN L21 L22 L23 L24 L25 L26 PROCESS(a, b, s) BEGIN IF s='0' THEN y <= a; ELAE y <= b; END IF; END PROCESS;
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第3章 VHDL语言入门
图3-6 半加器真值表和逻辑表达式
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第3章 VHDL语言入门
图3-7 半加器电路结构
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第3章 VHDL语言入门
【例 3-2】
L1 L2 L3 L4 L5 L6 L7 L8 L9 L10 L11 L12 L13 L14 -----------------------------------------------------库和程序包----------------------------------------------------LIBRARY ieee ; USE ieee.std_logic_1164.all; ---------------------------------------------------------实体---------------------------------------------------------ENTITY halfadd IS PORT ( a, b co, so : IN STD_LOGIC; : OUT STD_LOGIC );

的状态，它共有4种： NOTE（注意） WARNING（警告） ERROR（错误） FAILURE（失败）
标准数据类型
10、自然数(NATURAL) 正整数（POSITIVE） 自然数是整数的一个子类型，包括0和正整数；
正整数也是整数的一个子类型。 只能是正整数数据除定义类型外，有时还需
要定义约束范围。 INTEGER RANGE 100 DOWNTO 0 BIT_ VECTOR (3 DOWNTO 0) REAL RANGE 2.0 TO 30.0
信号与变量区别
信号赋值可以有延迟时间，变量赋值无时间延迟 信号除当前值外还有许多相关值，如历史信息等，变量
只有当前值 进程对信号敏感，对变量不敏感 信号可以是多个进程的全局信号，但变量只在定义它之
后的顺序域可见 信号可以看作硬件的一根连线，但变量无此对应关系 赋值的形式不同；声明的位置不同
TYPE current IS REAL RANGE -1E4 TO 1E4
VARIABLE A：CURRENT； A：=1E3；
A：=1E10；
用户自定义的数据类型
4、数组（ARRAY） 格式：TYPE 数据类型名 IS ARRAY 范围 OF 原数据类型名； 例：TYPE word IS ARRAY (1 TO 8) OF STD_LOGIC; TYPE word IS ARRAY (INTEGER 1 TO 8) OF STD_LOGIC; 数组常在总线、ROM和RAM中使用。
第三讲要点回顾
有效标识符 变量信号的区别 三种数据类型 三类属性 四种操作符
标识符
标识符(Identifiers)由英文字母“a”到“z”、 “A”到“Z”、数字“0”到“9”以及下划线 “_”组成 使用时注意： 1、VHDL不区分大小写 2、标识符一定要以字母开头 3、下划线不能放在结尾 4、下划线不能连用 5、保留字（关键字）不能做标识符

（3）选择信号赋值语句的用法
ARCHITECTURE ar_7 OF fzh_2 IS
BEGIN
WITH q SELECT
y<= a WHEN
结束
″00″， --选择值用“，”
b WHEN ″01″，
c WHEN ″10″，
d WHEN OTHERS;
END ar_7;
4）元件例化语句：主要用于在VHDL中的层次设计。
• Sequential circuits in which the values of the outputs depend on not only on the present values of the inputs but also on the past behavior of the circuit. Such circuits include storage elements that store the values of logic signals.
IF B(0)='1' THEN tmp0<=A; ELSE tmp0<="000"; END IF; IF B(1)='1' THEN tmp1<=A&'0'; ELSE tmp1<="0000"; END IF;
IF B(2)='1' THEN tmp2<=A&"00"; ELSE tmp2<="00000"; END IF;
M: OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END mul;
ARCHITECTURE beha OF mul IS SIGNAL tmp0:STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL tmp1:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL tmp2:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN PROCESS(A,B) BEGIN

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由用户自己创建。设 计者可以把一些自己 需要经常使用的非标 准(一般是自己开发 的)包集合和实体等 汇集成库，作为对 VHDL标准库的补充。
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还需要注意的是，LIBRARY语句和USE语句的作 用范围只限于紧跟其后的实体及其结构体。因此，如 果一个程序中有一个以上的实体，则必须在每个实体 的前面分别加上LIBRARY语句和USE语句，说明各实 体及其结构体需要使用的库和程序包。
第三章 硬件描述语言HDL Hardware Description Language
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第一节 概述
常用的硬件描述语言有：
VHDL：Very High Speed Integrated Circuit Hardware Description Language
超高速集成电路硬件描述语言
nand_2
a
y
b
inst
y a b
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在程序设计中，要求实体名与存储的文件名一致
IEEE库使用说明 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
ENTITY nand_2 IS
Nand_2实体说明
PORT ( a，b：IN STD_LOGIC； 端口说明，用以 y： OUT STD_LOGIC)； 描述器件的接口
s et
q
res et
qb
图1 RS触发器
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端口数据类型：
(1)标准数据类型，如：整数、实数，位，位矢量等。 (2)IEEE标准数据类型，标准逻辑位STD_LOGIC、标
准逻辑矢量STD_LOGIC _VECTOR。 (3)用户自定义的数据类型，如枚举型、数组类型、文