版图设计规则
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讲答:都可以下载到电脑上么?不行的话我发mail.美女1: 可以美女2:有中文版本的吗?讲答:没有讲答:并且所有的厂家提供的design rule都是英文版的美女3:表示英语太差伤不起啊讲答:没事,你看过几份design rule都就好了,大家用词跟在意的点是一样的。
美女3: 是不是都差不多的讲答:嗯美女3: 那就好讲答:并且里面有图指示,然后有的design rule允许copy整段用google翻译,有任何不明白的都可以问。
讲答:刚刚那份文件,1-5页都是讲的过去的版本信息,讲了分别更新了什么,大家可以不看,从第6页开始看。
讲答:第6页,表示文件号为:TD-MM18-DR-2003,这个是告诉你这个工艺文件是0.18 混合信号,1.8伏/5伏的制程的设计规则。
讲答:1.8v/5v的意思呢,是说这个工艺生产出来的device(器件)的耐压,有部分器件是工作在1.8v电源电压下,有部分器件是工作在5v电源电压下。
讲答:如果看到14页了跟我说一下,我给大家解说一下这些层。
讲答:对于14页,在Process Name这一列,就是讲了这个工艺提供的各个layer的命名。
讲答:里面的AA,描述说是active area/SDG,active就是有源区,也就是说我们资料里的DIFF,这个工艺给命名为AA。
讲答:NW --就是N阱,N-Well ,GT--就是poly 。
帅哥1: gt 是gate吗讲答:是的,gt就是gate帅哥1: DNW NW有啥不同?讲答:DNW是另外一个N-Well,解释说是深NWell,就是它往硅片里注入的深度更加的深,当然,掺杂浓度要比NWell浅,意思是NWell如果说是N-,那DNW可以理解为N--。
讲答:SN--nimp,n注入,SP-pimp,p注入,CT就是cont,讲答:DG 这一层,他给的描述是Dual Gate,就是这个意思,我们画nmos/pmos是有的会加上这一层,有的不加,不加这一层的mos的耐压(能够承受的电压)就是1.8v,加了这一层的mos的耐压就是5v,有这一层跟没有这一层,在foundry生产加工上是有区别的。
芯片版图设计芯片版图设计是芯片设计的核心环节,它是将芯片电路设计文件转化为实际可以被制造的芯片版图的过程。
芯片版图设计涉及到电路布局、布线规则、功耗和信号完整性等方面,对芯片性能和可靠性有重要影响。
本文将介绍芯片版图设计的主要内容和流程。
芯片版图设计的主要内容包括电路网表、物理布局、电路布局、布线规则和接口电路设计等。
电路网表是芯片设计的基础,它描述了芯片中各个元件之间的互连关系。
物理布局是将电路网表中的元件在芯片上的具体物理位置确定下来,它考虑了元件之间的相对位置和布局约束。
电路布局是在物理布局的基础上对各个元件的电路连接进行布局,它考虑了信号的传输和电路的功耗。
布线规则是指芯片上各个元件之间的电路布线时需要满足的约束条件,它包括布线层次、电源与地的布线和电路阻抗的控制等。
接口电路设计是指芯片与外部系统之间的数据传输和信号处理的设计,它包括输入输出接口、时钟和复位电路的设计。
芯片版图设计的流程一般包括以下几个步骤。
首先是电路网表的生成,可以通过芯片设计软件自动生成,也可以手动编辑。
然后是物理布局的确定,根据芯片的规格和性能目标,确定各个元件的布局和位置。
接着是电路布局的设计,包括电路连接的布局和信号线的长度控制。
布线规则的制定是在芯片布局的基础上进行的,根据芯片的制造工艺和布线层次的限制,确定布线规则的相关参数。
接口电路的设计是芯片版图设计的最后一个环节,通过设计输入输出接口、时钟和复位电路等,确保芯片与外部系统的正常通信和工作。
芯片版图设计需要充分考虑芯片规格和性能要求,同时也要考虑制造工艺和布线层次的限制。
在设计过程中,需要进行电路模拟和仿真,确保电路的正确性和可靠性。
此外,布局和布线的优化也是芯片版图设计的关键,可以通过布线层次的合理划分、电源和地的布局和导引线的优化等手段,提高芯片的性能和可靠性。
综上所述,芯片版图设计是芯片设计中不可或缺的环节,它直接影响芯片的性能和可靠性。
芯片版图设计的内容包括电路网表、物理布局、电路布局、布线规则和接口电路设计等。
drc物理设计规则
DRC(Design Rule Check)是指设计规则检查,它是在集成电路设计中用来验证设计布局是否符合制造工艺要求的重要步骤。
物理设计规则是指在IC设计中,用于规范电路布局的一系列规则和约束条件,以确保电路能够被准确地制造出来。
物理设计规则通常包括以下几个方面:
1.版图规则,版图规则是指电路布局中的一些基本规则,比如金属线间距、最小特征尺寸、晶体管的通道长度等。
这些规则是根据制造工艺的能力和限制来设定的,以确保电路可以被准确地制造出来。
2.连线规则,连线规则是指电路中金属线和多层金属之间的布局规则,包括金属线的宽度、间距、层间距等。
这些规则旨在确保电路的连线布局能够满足信号传输和电气特性的要求,同时也要考虑到制造工艺的限制。
3.间距规则,间距规则是指不同元件之间或不同金属层之间的间距要求,以避免电路中的元件或金属线之间发生意外的电气联系或者电气短路。
4.填充规则,填充规则是指在电路布局中,对于一些空白区域的填充要求,以保证制造过程中的平整度和稳定性。
5.器件规则,器件规则是指晶体管、电容器、电阻等器件的布局和尺寸规则,以确保它们能够正常工作并且能够被准确地制造出来。
总的来说,物理设计规则是为了确保电路布局能够满足制造工艺和电气性能的要求,同时也要考虑到制造成本和可行性。
这些规则在IC设计中起着非常重要的作用,能够帮助设计工程师和制造工程师在设计和制造过程中达到预期的目标。
第十四讲集成电路版图设计刘毅主要内容z版图概述•设计规则•天线效应z模拟电路的版图技术•叉指晶体管•对称性•参考源的分布z设计规则文件z(1)由于制造过程中不可避免地存在对准偏差,所以为保证晶体管被包含在n阱内,应使n阱环绕器件时留有足够的余量。
z(2)每个有源区(源/漏区以及与n阱相连的n区)都被相应的注入区图形包围,且有源区边界与注入区边界之间有足够的间距。
z(3) 栅区需要一块独立的掩模。
z(4)接触孔掩模窗口提供了有源区和多晶硅到第一层金属的连接。
最小宽度z定义:掩模上定义的几何图形的宽度(和长度)必须大于一个最小值,该值由光刻和工艺的水平决定。
最小间距z定义:在同一层掩模上,各图形之间的间隔必须大于最小间距,在某些情况下,不同层的掩模图形的间隔也必须大于最小间距。
最小包围最小延伸z有些图形在其它图形的边缘外还应至少延长一个最小长度。
CMOS工艺通常包括了150个以上的版图设计规则z A1:有源区一有源区间距z A2;金属宽度z A3:金属一金属间距z A4:有源区对接触孔的包围z A5:多晶硅—有源区间距z A6:有源区一阱间距z A7:阱对有源区包围z A8:多晶硅一多晶硅间距天线效应z假设一个小尺寸MOS管的栅极与具有很大面积的第一层金属连线接在一起,在刻蚀第一层金属时,这片金属就像一根“天线”,收集离子,使其电位升高。
因此,在制造工艺中这个MOS管的栅电压可增大到使栅氧化层击穿,而这个击穿是不能恢复的。
模拟电路的版图技术z叉指晶体管z对称性z参考源的分布叉指晶体管对称性参考源的分布设计规则文件z设计规则文件z基本语法z设计规则的建立基本语法z(gate1) = (Poly) AND (Active)z1.1 Well Minimum WidthType: Minimum Width, Distance: 10 Lambda Layer: N Wellz1.3 Well to Well(Same Potential) SpacingType: Spacing, Distance: 6 Lambda Layer: N Wellz2.4a WellContact(Active) to Well Edge Type: Surround:0, Distance: 3 Lambda Layer: n ActiveLayer: ActiveANDLayer: N SelectANDNOT Layer: NPN IDLayer: N Wellz7.4 Metal1 Overlap of ActiveContact Type: Surround, Distance: 1 Lambda Layer: Active ContactLayer: Metal1z3.3 Gate Extension out of Active Type: Extension, Distance: 2 Lambda Layer: ActiveLayer: Poly。
集成电路版图设计什么是集成电路版图设计?所谓的集成电路版图设计是根据逻辑与电路功能和性能要求以及工业水平要求来设计芯片制造时光刻用的掩模版图,实现IC设计的最终输出其中版图是一组相互套合的图形,各层版图表示不同的工艺步骤,每层版图用不同的图案表示。
DRS和LVS开始前需要做哪些准备?DRC开始前需要准备好版图文件和DRC规则文件,LVS开始前需要准备好版图文件、电路图文件和runset文件为什么需要进行版图数据处理?在形成整体的版图并通过DRC、LVS的验证后,版图设计过程就完成了,但这个时候的版图GDS数据还不能拿去制作掩模版,还需要对GDS数据进行处理。
该版图GDS数据中的层次跟最终模板的层次并不是完全一致的,该版图GDS 数据还需要进行工艺涨缩处理,以满足掩模版制作需求。
集成电路设计流程:功能要求、电路设计、电路仿真、版图设计、版图验证、后仿及优化。
光刻工艺流程:底膜处理、涂胶、前烘、曝光、显影、坚膜、显影检测、刻蚀、去胶、最终检验。
工艺要求:特征尺寸、集成度、晶圆尺寸工艺文件夹包含:技术文件、显示文件DRC步骤:建立DRC运行目录、修改规则文件、导出gds2文件、编译规则文件、执行DRC检查、DRC结构分析狗骨电阻的优点:能够控制电流走向,使电阻误差减小。
集成电路发展的趋势是什么?制程工艺越来越精细、集成度越来越高、电路功能越来越强大、越来越趋向于智能化集成电路中的电阻分为哪几种?有扩散电阻、多晶硅电阻、阱电阻简述为什么尽可能多地设计阱接触?能大大减小寄生电阻的阻值,有效抑制闩锁。
在绘制PMOS版图时,为什么在接触区域进行SN注入?SN注入降低了接触电阻,接触孔容易刻蚀,形成欧姆接触。
简述什么是闩锁效应?闩锁效应是CMOS工艺所特有的寄生效应,严重会导致电路的失效,甚至烧毁芯片。
什么是保护环,保护环的主要作用?能抑制闩锁效应的设计方式就是保护环作用: 1.阻碍少子保护环 2.载流子注入类型为少子 3.保护类型为少子 4.电位保持PN结反偏 5.起分流作用。
版图设计与验证知识点版图设计是集成电路设计中至关重要的一环,它涉及到电路的物理布局、电气连线以及验证等多个方面。
本文将介绍版图设计与验证的核心知识点,包括版图设计的基本原理、验证技术和常见问题解决方法。
一、版图设计的基本原理1. 版图设计概述版图设计是将逻辑设计所得到的电路结构和电气连线转化为实际可制造的物理布局的过程。
它涉及到器件的放置、连线的规划以及信号和电源的引入等内容。
版图设计的目标是满足电路性能要求,并优化面积、功耗和可靠性等指标。
2. 版图设计流程版图设计流程包括电路结构分解、布局规划、连线布线以及电气规则检查等步骤。
在进行版图设计时,需要考虑电路的特性、器件的模型和引脚定义、工艺限制以及可靠性要求等因素,以确保设计的正确性和可生产性。
3. 器件放置与布局器件的放置和布局是版图设计的关键步骤之一。
在进行器件放置时,需要考虑信号传输的延迟、功耗和电磁兼容等因素。
同时,还需要遵循电路结构分解的原则,将电路划分为功能块,并将其放置在合适的位置,以满足设计要求。
4. 连线布线与电源引入连线布线是版图设计的核心内容之一,它决定了电路信号的传输质量。
在进行连线布线时,需要考虑信号的延迟、功耗和敏感度等因素,并采用适当的布线规则和技术来保证电路的性能。
此外,还需要引入电源并进行电源线的布局,以确保电路的稳定性和可靠性。
二、验证技术与方法1. 版图验证概述版图验证是在版图设计完成后,对设计结果进行检查和验证的过程。
它包括电气规则检查、物理设计规则检查、仿真验证和设计规模评估等步骤。
版图验证的目标是发现和修复设计中的错误,并确保设计的正确性和可制造性。
2. 电气规则检查电气规则检查是对电路连接性、电气参数和器件模型等进行验证的过程。
它可以帮助设计师发现并纠正电气连接错误、功耗过高、电压偏差和敏感度等问题。
通过使用专业的电路仿真工具,可以对电路进行全面的电气特性分析和验证。
3. 物理设计规则检查物理设计规则检查是对版图设计的布局、连线和器件布置等方面进行验证的过程。
Layout主要工作注意事项●画之前的准备工作●与电路设计者的沟通●Layout 的金属线尤其是电源线、地线●保护环●衬底噪声●管子的匹配精度一、l ayout 之前的准备工作1、先估算芯片面积先分别计算各个电路模块的面积,然后再加上模块之间走线以及端口引出等的面积,即得到芯片总的面积.2、Top—Down 设计流程先根据电路规模对版图进行整体布局,整体布局包括:主要单元的大小形状以及位置安排;电源和地线的布局;输入输出引脚的放置等;统计整个芯片的引脚个数,包括测试点也要确定好,严格确定每个模块的引脚属性,位置。
3、模块的方向应该与信号的流向一致每个模块一定按照确定好的引脚位置引出之间的连线4、保证主信号通道简单流畅,连线尽量短,少拐弯等。
5、不同模块的电源,地线分开,以防干扰,电源线的寄生电阻尽可能较小,避免各模块的电源电压不一致。
6、尽可能把电容电阻和大管子放在侧旁,利于提高电路的抗干扰能力。
二、与电路设计者的沟通搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方包含内容:(1)确保金属线的宽度和引线孔的数目能够满足要求(各通路在典型情况和最坏情况的大小)尤其是电源线盒地线。
(2)差分对管,有源负载,电流镜,电容阵列等要求匹配良好的子模块。
(3)电路中MOS管,电阻电容对精度的要求.(4)易受干扰的电压传输线,高频信号传输线。
三、layout 的金属线尤其是电源线,地线1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目,以避免电迁移。
电迁移效应:是指当传输电流过大时,电子碰撞金属原子,导致原子移位而使金属断线.在接触孔周围,电流比较集中,电迁移更容易产生。
2、避免天线效应长金属(面积较大的金属)在刻蚀的时候,会吸引大量的电荷,这时如果该金属与管子栅相连,可能会在栅极形成高压,影响栅养化层质量,降低电路的可靠性和寿命。
解决方案:(1)插一个金属跳线来消除(在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除).(2)把低层金属导线连接到扩散区来避免损害。
1 什么是版图设计?版图设计的依据有那些?版图设计就是按照线路的要求和一定的工艺参数,设计出元件的图形并进行排列互连,以设计出一套供IC制造工艺中使用的光刻掩膜版的图形,称为版图或工艺复合图。
版图设计依据:一定功能的电路结构;一定的工艺规则;可制造性23 比较接触孔(contact)和通孔(via)的异同。
™接触孔特指最低层金属孔,用于将最低层金属和多晶硅或者扩散层连接起来。
™而通孔则是指允许更高层金属进行相互连接的孔(如金属1 到金属2,金属2到金属3)。
4 什么是版图设计规则?解释 设计规则?采用这种设计规则的优点和缺点?考虑器件在正常工作的条件下,根据实际工艺水平和成品率要求,给出的一组同一工艺层及不同工艺层之间几何尺寸的限制,主要包括线宽、间距、覆盖、露头、凹口、面积等规则,分别给出它们的最小值,以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
λ设计规则:以无量纲的“λ”为单位表示所有的几何尺寸限制,把大多数尺寸约定为λ的倍数。
通常λ取栅长度L的一半。
在这类规则中,每个被规定的尺寸之间,没有必然的比例关系。
这种方法的好处是各尺寸可相对独立地选择,可以把每个尺寸定得更合理,所以电路性能好,芯片尺寸小。
缺点是对于一个设计级别,就要有一整套数字,而不能按比例放大、缩小。
5 DRC、ERC、LVS的意义。
DRC:设计规则检查。
检查工艺设计,规则与补充规则。
ERC:电气规则检查。
检查电气连接问题。
LVS:版图电路图对比检查。
检查版图电路图的连接关系是否一致。
6 对于标准单元设计EDA系统而言,标准单元库应包含哪三个方面的内容?分别在设计流程的哪一步使用?(1)逻辑单元符号库与功能单元库;逻辑图输入(2)拓扑单元库;布局布线(3)版图单元库。
转换拓扑图为掩模版版图7 什么是ESD?请画出双二极管的ESD保护电路。
Electrostatic discharge 静电放电。
8 输入I/O PAD的主要作用是什么?输出I/O PAD的主要作用有哪些?输入单元的结构主要是输入保护电路。
实验38 模拟集成电路的版图设计模拟集成电路设计是现代集成电路设计的重要组成部分。
模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。
模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。
本实验要求学生在系统地学习了《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上,使用Tanner公司设计开发的集成电路版图设计工具Ledit软件,独立完成CMOS模拟集成电路单元的版图设计和布局工作,提高模拟集成电路版图设计和布局能力,强化对模拟集成电路制造技术的理解和知识运用能力,培养学生初步的模拟集成电路版图设计能力。
一、实验原理1. 模拟集成电路版图中的器件与设计规则在模拟集成电路中,主要器件有NMOS、PMOS、NPN和PNP晶体管,二极管、电阻和电容等。
这些器件在Ledit软件中,实现的方法存在较大差异,但都是遵循器件的定义实现的。
器件的定义存储在以.ext为后缀的器件萃取文件中。
在Ledit软件环境下,P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属),模拟集成电路版图中器件的设计规则,除去与数字集成电路版图设计中通用的规则外,主要还有:NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等,表38.1中摘录了这些规则中的部分内容。
使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。
=1.0μm部分设计规则表38.1 P型衬底N阱CMOS工艺下,182在绘制模拟集成电路版图时,所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸,否则将导致设计规则错误。
在Ledit软件环境下,完成设计规则检查的功能称为设计规则检查(Design Rule Check,DRC)。
在集成电路版图绘制过程中,需要经常性地使用DRC功能来检查版图是否存在错误,这样做可以避免同时有太多违反设计规则的错误产生,决定着版图的完成效率和完成质量。
毕业设计论文同步八进制加法计数器吴彬指导老师姓名: 张睿专业名称:微电子技术班级学号: 08138110论文提交日期:2010年11月21日论文答辩日期:2010年11月17日2010年11月 21 日摘要计数器是数字系统中应用最广泛的时序逻辑部件之一,所谓计数器就是计算输入脉冲的个数。
本设计是在LINUX环境下采用Cadence软件对同步八进制加法计数器进行芯片原理图设计、输入、仿真以及版图设计、DRC验证和LVS验证。
【关键词】:计数器版图设计 DRC LVSAbstractCounter is a digital system,the most widely used one of sequential logic components,the so-called counter is to calculate the number of input pulses. This design is used in LINUX Cadence software environment,synchronous counter chip octal addition schematic design entry, simulation and layout, DRC and LVS verification verification.【Key words】Counter Layout design Design Rule Check Layout Versus Schematic目录绪论 (1)第一章 Cadence软件介绍 (2)1.1Cadence软件简介 (2)第二章同步八进制加法计数器原理图 (3)2.1同步八进制加法计数器原理图设计过程 (3)2。
2 D触发器原理图设计 (4)2.3 JK触发器原理图设计 (5)2。
3 同步八进制加法计数器原理 (5)第三章原理图仿真 (6)3。
1 D触发器仿真波形图 (6)3。
课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图:.spc文件(瞬时分析):* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图(瞬时分析):.spc文件(直流分析):* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图(直流分析):或非门电路的版图:.spc文件(瞬时分析):* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图(瞬时分析):.spc文件(直流分析):* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <P Base Resistor>* WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* <Pad Comment>* <P Base Resistor>* <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图(直流分析):内容(方法、步骤、要求或考核标准及所需工具、设备等)一、实训设备与工具1.PVI计算机一台;2.Tanner Pro集成电路设计软件二、实训方法、步骤与要求1.二输入与非门电路的线路结构2.二输入或非门电路的线路结构3.CMOS倒相器电路的版图4.根据与非门、或非门线路结构,在一个工程中,重新新建两个新CELL,分别对应与非门和或非门版图,并设计与非门、或非版图结构。