版图设计规则 PPT

Metal1
Rule 7.1 7.2 7.3 7.4 Description Minimum width Minimum spacing Minimum overlap of any contact Minimum spacing when either metal line is wider than 10 lambda um 0.065 0.065 0.035/0
Rule POLY.1 POLY.2 POLY.3 POLY.4 POLY.5
Value 50 nm 140 nm 50nm 70 nm 50 nm
Description Minimum width of poly Minimum spacing of poly AND active Minimum poly extension beyond active Minimum enclosure of active around gate Minimum spacing of field poly to active
可获得的Contact hole and Via hole metal1/diff 接触孔 metal1/poly 接触孔 metal1/metal2 通孔 metal2/metal3 通孔
通孔尺寸 Cut(通孔): overlap (复盖) : 65 x 65 5 65 35/90
minimum spacing(间距): diff接触孔与poly间距：
POLY.6
75 nm
Minimum Minimum spacing of field poly
50 50
140
70
50
75
Rule WEL L.1 WEL L.2 WEL L.3 WEL L.4

版图层次定义
有源区 封闭图形内形成薄氧
场氧
场氧
薄氧
Pwell
P－type Si
华侨大学厦门专用集成电路系统重点实验室
场氧 SiO2
SiO2 Copyright by Mo Bing
版图层次定义
LOCOS生长场氧时，氧 化层会向四周做侵蚀，称为 氧化物侵蚀，侵蚀形成的氧 化层形状称为鸟嘴，这种侵
蚀会影响MOSFET的沟道宽 FOX 度。所以实际制造出来的器 件的沟道长度会比版图所画 的沟道长度小。现代工艺中 FOX
Nwell
active
华侨大学厦门专用集成电路系统重点实验室
Copyright by Mo Bing
版图层次定义
有源区
生长薄氧氮化硅用于应力释放
Si3N4 Nwell
SiO2
P－type Si
SiO2
华侨大学厦门专用集成电路系统重点实验室
Copyright by Mo Bing
版图层次定义
有源区
N+
SN
12.P型源/漏 13.ROM 14.Poly2阻挡层 15.Poly2 16.接触孔
P+
SP
ROM
RO
High Res
IM
Poly2
PC
W1 Contact
华侨大学厦门专用集成电路系统重点实验室
Copyright by Mo Bing
版图层次定义
Layout
17. 金属1
Metal1
A1
多晶硅1
•多晶硅1（Poly1）.
多晶硅2
• 多晶硅2（Poly2）
多晶硅2阻挡层 • 多晶硅2掺杂阻挡层
华侨大学厦门专用集成电路系统重点实验室

➢如果两晶体管长度相同，宽度更宽的晶体管有更多的 有效沟道，更多的沟道则意味着更大的电流。 结论：更大的电流在概念上则意味着更快的性能
第4章 CMOS版图
第4章 CMOS版图
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路 的性能要求(例如：电流、频率、电压增益 等等) 根据采用的特定工艺的详细信息，电路设 计规范定义了基本器件尺寸。
4.2.8 焊盘层
焊盘提供了芯片内部信号到封装接脚的 连接，其尺寸通常定义为绑定导线需要的 最小尺寸。
第4章 CMOS版图
版图设计注意事项
1、无论在电路图中还是在版图中，PMOS晶体管都与VDD相连 接； 2、在电路图和版图中，NMOS晶体管都与VSS相连接；
3、在电路图和版图中，NMOS晶体管和PMOS晶体管的栅极有 相同的IN信号，而其漏极有相同的OUT信号；
第4章 CMOS版图
图4.7 第一层通孔的图示
第4章 CMOS版图
4.2.7 文字标注层
文字标注层用于版图中的文字标注，目 的是方便设计者对器件、信号线、电源线、 地线等进行标注，便于版图的查看，尤其 在进行验证的时候，便于查找错误的位置。 在进行版图制造的时候并不会生成相应的 掩膜层。
第4章 CMOS版图
第4章 CMOS版图
4.2 版图中的绘图层
绘图层是指完成集成电路的版图设计所需 要的最少分层数目。我们以N阱CMOS工艺为 例，通常情况下，绘图层的种类有：N阱层(N Well)、有源区层(Active)、多晶硅栅层(Poly)、 P选择层(P Select)、N选择层(N Select)、接触 孔层(Contact)、通孔层(Via)、金属层(Metal)、 文字标注层(Text)和焊盘层(Pad)。

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要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
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图1.10
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CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼 容，是否符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏 源p+区离远一些，使pnp，抑制Latch-up，尤其是输 出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能 将各单元设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温 度分布是否合理。
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（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻率 。若多晶硅位于p+区域，在进行p+掺杂时多晶 硅已存在，同时对其也进行了掺杂——导致杂 质补偿，使多晶硅。 （3）金属间距应留得较大一些（3或4） 因为，金属对光得反射能力强，使得光刻 时难以精确分辨金属边缘。应适当留以裕量。
m1
55
须解释的问题：
1. 有源区和场区是互补的，晶体管做在有源区处， 金属和多晶连线多做在场区上。 2. 有源区和P+,N+注入区的关系：有源区即无场氧 化层，在这区域中可做N型和P型各种晶体管，此 区一次形成。 3. 至于以后何处是NMOS晶体管，何处是PMOS晶 体管，要由P+注入区和N+注入区那次光刻决定。 4. 有源区的图形（与多晶硅交叠处除外）和P+注 入区交集处即形成P+有源区， P+注入区比所交有 源区要大些。

school of phye
basics of ic layout design
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匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
real resistors
school of phye
basics of ic layout design
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匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
school of phye
basics of ic layout design
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简单匹配 - matching single transistor
school of phye
basics of ic layout design
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匹配方法 之二：交叉法 interdigitating device

SiO2
N- Si 阱
P-S i Sub
光刻3：硅栅光刻

3#版为多晶光刻掩膜。用于制作多晶硅栅极以及 形成电路结构的多晶硅的连线和电阻。这一步是 在新生长的栅氧化层上先用CVD法沉淀多晶硅,用 该版以干法刻蚀出所需多晶硅图形。
光刻3：硅栅光刻
N- Si 阱
P-S i Sub
光刻4：P管源漏区芯片规划 根据已知的模块数量和线网连接表来估算芯片面 积，其中模块大约占用一半，另一半用来作为布 线通道。
二、版图设计过程
（三）布局 布局是指如何把各个模块合理地排布在芯片上， 怎样确定每个模块的最佳位置，以使占用芯片面 积为最小且布线结果又最好。
二、版图设计过程


二、版图设计过程

版图设计主要包括模块设计、芯片规划、布局、 布线等，是一个组合规划和巧拼图形的工作。在 一个规则形伏（一般为长方形）平面区域内不重 叠地布局多个模块（亦称部件），在各模块之间 按电路连接信息的要求逐行布线。版图设计是从 逻辑信息向几何信息的转换。
二、版图设计过程
（一）模块设计 芯片设计中最小的单位是元件，设计过程从元件， 门，基本单元，宏单元，芯片，从小到大进行。 基本单元和宏单元可视为模块。模块设计是最基 本的环节。

光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻

6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻

7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。

You can use these techniques on many devices other than our small example.
Keep your eyes open for opportunity.
3.8 指状晶体管版图
P50 P156
接触孔的总电阻
P139
2、光刻六：引线孔光刻。
第七步：光刻金属互 连线
1、采用蒸发或者溅射 工艺在晶片表面淀积 金属化层
2、光刻七：互连线光 刻。按照电路连接要 求，生成互连线，完 成管芯的制作。
第八步：光刻钝化孔
与通常集成电路一样，为了保护 管芯表面，提高使用可靠性，生 成管芯后，在表面再淀积一层保 护层，又称为钝化层
tr t f
peq neq
设 n 3 p
采用0.8um双阱CMOS工艺设计一位二进制全 加器电路
求和信号和进位信号的传输延时<1.2ns(最坏 情况)
求和信号和进位信号的总转换延时<1.2ns(最 坏情况)
电路面积<1500um2
VDD=5V,fMAX=20Mhz时的动态功耗<1mW
C ox

ox
tox
同理, P器件的线性电阻
Rp

1
p (VG
VTp
)
p

pCox
(W L
)
CG CoxAG
C ox

ox
tox
有一个宽长比=4 的nFET。为了构造一
个与nFET具有相同电阻的pFET，pFET
的宽长比=？已知
n 2 .4 p
n p
nCox(W L)npCox(W L)p

(3)画布局布线草图 画此草图的目的是：①大致安排一下各元件 的位置。②画出内连线的连接图形，使满足设计 原则中对Al线的要求(如连通、无交叉等)。 对此电路来说，考虑到电路引出端的排列， 我们希望输出管Q5安排在右下角，隔离槽的接地 点放在右角，电源接点安排在左下角。这样，多 发射极晶体管Q1以及Q2分别安排在左上角及右上 角就较为适宜了。这一布局使压焊点离管脚最近， 不会发生热压引线交叉的现象。 布局、布线草图 如图所示。由图可见，内引线中只有一条连线(R3 接到Q5管基极)跨过电阻R4，其余连线都没有跨过 元件，这是符合设计原则的。必须注意，电阻隔 离岛要接最高电位，即接电源电压，隔离槽接地。
(1)决定隔离区数目 此电路共有5个隔离区(压焊块除外)，如图中虚线 所示，如包括10个引出端压焊块，则共要15个隔离区。 (2)确定端头的排列及引出端数 对所有的电路来说，输入、输出、电源、接地这 些引出端是必须的，对该 门电路 来说，这4部分的引出端 数目共有8个(输入端有5个)。另外， 它还有2个扩展端。它们分别从Q2 的发射极和集电极引出，所以共 有l0个引出端。在设计版图时应 P. 358 图18.22 考虑到压焊点的排列，不应使引 电路图 出线相互跨越，以免造成短路。 使用 时常连在一起的2个引出线要尽量排在一起。
集成电路版图基础 ——TTL版图设计
双极型IC版图设计的一般规则
版图设计总的原则是既要充分利用硅片 面积，又要在工艺条件允许的限度内尽可能提 高成品率．版图面积(包括压焊点在内)尽可能小 而接近方形，以减少每个电路实际占有面积； 生产实践表明，当芯片面积降低10%，则每个 大圆片上的管芯成品率可以提高15％~25%。下 面讨论版图设计时所应遵循的一般原则。
中速TTL电路版图设计规则(μm)

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形成第一层金属
– 淀积金属钨(W)，形成钨塞
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形成第一层金属
– 淀积金属层，如Al-Si、Al-Si-Cu合金等 – 光刻9，第一层金属版，定义出连线图形 – 反应离子刻蚀金属层，形成互连图形
51
正硅酸乙脂（TEOS）分解 650～750℃
形成穿通接触孔
– 化学气相淀积PETEOS, 等离子增强正硅酸四乙酯热分解
31
多晶硅淀积
栅氧化层
多晶硅 N阱
32
光刻4，刻NMOS管硅栅， 磷离子注入形成NMOS管
NMOS管硅栅
用光刻胶做掩蔽 N阱
33
光刻5，刻PMOS管硅栅， 硼离子注入及推进，形成PMOS管
用光刻胶做掩蔽
PMOS管硅栅
N阱
34
磷硅玻璃淀积
磷硅玻璃 N阱
35
光刻6，刻孔、磷硅玻璃淀积回流 （图中有误，没刻出孔)
形成N阱
– 初始氧化，形成缓冲层，淀积氮化硅层
– 光刻1，定义出N阱
– 反应离子刻蚀氮化硅层 – N阱离子注入，先注磷31P+ ，后注砷75As+
41
N阱 P sub. 〈100〉
形成P阱
– 在N阱区生长厚氧化层，其它区域被氮化硅层 保护而不会被氧化
– 去掉光刻胶及氮化硅层 – P阱离子注入，注硼
N阱
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蒸铝、光刻7，刻铝、 光刻8，刻钝化孔
（图中展示的是刻铝后的图形）
Vin
VSS
NMOS管硅栅
磷硅玻璃
PMOS管硅栅 Vo
VDD
硼注入
P-SUB
N阱
磷注入
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离子注入的应用
38
39

基于Cadence系统的 全定制版图设计基础

方式二：选择Attach
基于Cadence系统的 全定制版图设计基础

基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口：
nwell是N 阱，PMOS管做在N阱中； ndiff是N型扩散区，也叫N型有源区（active），用来做NMOS管； pdiff是P型扩散区，也叫P型有源区，用来做PMOS管； nimp是N型扩散区注入层； pimp是P型扩散区注入层； poly是多晶层，主要用来做管子的栅极； cont是接触孔contact； metal1是一铝层； via1是一铝层和二铝层之间的连接孔，称为通孔； metal2是二铝层； pad是压焊点所在的层； 其它还包括一些特殊器件上的标识层等等
基于Cadence系统的 全定制版图设计基础
数字部分

四、D508项目总体逻辑图
基于Cadence系统的 全定制版图设计基础
模拟部分

基于Cadence系统的 全定制版图设计基础
第二部分、D508项目版图输入准备

一、设计规则准备

4）逻辑图输入完成后的检查
基于Cadence系统的 全定制版图设计基础
从Design菜单当中选择Check and Save， 会显示错误（errors）或者警告（warnings） 的数量。若有错误或者警告，则会在逻辑 图上相应的地方显示一个黄色的叉号，并 且高亮（HighLight）显示。
基于Cadence系统的 全定制版图设计基础

3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础

• DRC检查工具简介 • Calibre DRC工具
（1）检查内容丰富、准确
（2）具有两种文件运行方式
（3）运行结果浏览方便。通过Calibre RVE和版图编辑器分 析DRC的结果并进行查错，准确快捷，一目了然
• Diva DRC工具
是Cadence公司开发，嵌入版图设计工具 之中。可以在版图设计工具Virtuoso中，通 过单击图形界面中的Verify菜单，并点击其 中的DRC子菜单，就可以进行DRC检查
- 验证工具 - 设计规则验证工具 - LVS工具 - 提取工具 - 节电高亮工具
用整套Tanner软件设计集成电路的流程
L-edit版图编辑器简介
• 安装在window下，简单易学，价格便宜 • 采用以单元为基础的层次化设计 • 嵌入了DRC工具、版图提取工具、截面观
察器、节点高亮
Oasis格式文件比GDSII紧凑，而且能够更有效 的表达平面数据。可以处理64位数据
Tanner research 公司 Tanner EDA工具
• 前端设计工具 -电路设计工具（S-Edit） -仿真验证工具（T-Spice） -波形分析工具（W-Edit） • 物理版图设计工具
L-Edit版图编辑器 - L-Edit交互式DRC验证工具 - 电路驱动版图设计工具 - 标准单元布局布线工具
• CIF格式 用文本命令来表示掩膜分层和版图图形，通过对
基本图形的描述、图形定义描述、附加图样调用 功能，可以实现对版图的层次性描述。采用字符 格式，可读性较强 EDIF格式 是电路的一种二进制描述，带有电路的单元符号 （symbol）信息，也是纯文本，主要用于电路数 据交换。EDIF文件可读性强 Oasis格式
ERC检查的主要错误有如下几种：

设计规则(design rule)

2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
TSMC_0.35μm CMOS工艺版图 各层图形之间的最小间距
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)， 如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)， 如图 (b)
版图设计规则
版图概述



定义：版图(Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。 集成电路制造厂家根据这些数据来制造掩膜。 掩膜上的图形决定着芯片上器件或连接物理层 的尺寸。因此版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关。
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO ( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO (sep < 1.5) " Active Poly to Active spacing < 1.5")
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。 geomAndNot（）是把括号内层次“与非” 之后再赋给前面的新层次。

2020/6/26
4/62
温度梯度版图布局
❖ 将所有功耗较大的功率元件放在芯片的一边，而将对热敏感 的器件和电路（例如差分对、带隙基准源和高精度电阻等） 放在芯片的另一边；
❖ 唯一不同的是过温检测器件紧挨着功耗较大的功率元件，以 便更好的检测芯片的结温并采取措施；
❖ 在匹配过程中，应当将匹配的晶体管放在离开热源距离相等 的地方，或者放在平衡热梯度的方向上；
功率集成电路中低压电路防闩锁结构研究
(1) X1可变，X2不变
2020/6/26
变化X1对闩锁触发电压的影响
17/62
功率集成电路中低压电路防闩锁结构研究
原因分析： • 阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，
纵向和横向； • 少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积
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20/62
保护环对低压电路闩锁触发的影响
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带多子保护环的低压CMOS结构
21/62
❖ 只在阱内加N+环并接电源。当电极1上的脉冲电压达到200V时，电源
上基本没有电流。阱内的多子环减小了阱内寄生管的基区电阻，从而
提高了触发电压，由于阱的空间比整个衬底小，所以在阱内加多子环
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7/62
噪声
噪声的来源： ❖ 金属线干扰 ❖ 衬底噪声 ❖ 器件本身噪声
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8/62
金属线干扰抑制
❖ 在设计数字和模拟电路的接口时，应避免从高压线或传 输线注入噪声。对于PIC而言，很多高压线流过的电压 高达上千伏以上，需格外关注；
❖ 在设计信号线的走线时，在信号线两边铺设同层金属的 接地屏蔽线，以做到屏蔽噪声干扰的效果。

DESIGN-RULE
双层ENC检查
DESIGN-RULE
DESIGN-RULE
Extension Distance of inside edge to outside edge (EX)
Rule No. PO.EX.1
B A
Description extension on OD (end cap)
Rule
>=
0.13um
DESIGN-RULE
Enclosure Distance of inside edge to outside edge
(Fully inside)(EN)
A
B
Rule No. NW.EN.2
Description Enclosure of P+ACTIVE
Rule
>=
0.22um
DESIGN-RULE
常见的rule文件
DESIGN-RULE
常见的rule文件
DESIGN-RULE
常见的rule文件
DESIGN-RULE
DESIGN-RULE练习
根据以上的学习，找出HICMOS 0.5UM 3.3V LOGIC DESIGN RULE中的简rule。
Design—rule一般是foundry厂商提供，根据产品的制程给出相应的rule文件。
DESIGN-RULE
为什么layout engineer必须要了解design-rule?
画版图时需要按design rule的要求来操作，design rule是制造厂商根 据工艺，工厂设备，制作流程和水平等相关指标，设定出一个相符的规 则，以保证生产出的chip是有效的。
DESIGN-RULE Geometrical Layout Terminology

-5-
ห้องสมุดไป่ตู้
二，什么事版图设计？ 版图设计对IC设计来讲，就是为光刻掩摸版
设计图形。这些图形是根据电路图或者电路网 表来设计的。设计完成的版图通过GDSⅡ文件 格式传送给掩摸生产厂家，实现掩摸版的制备。 所以版图设计也就是把电路原理图进行图形化, 也就是说没有版图设计这步电路原理图图形化 的处理，FOUNDRY就没有办法生产集成电路。
像标识的符号，数字等，它们也是在检查验证中使 用，不参与掩膜制作的生成。
- 11 -
五，CMOS的工艺流程 CMOS的单词缩写代表的是互补金属氧化物半导体 （Complementary Matal-Oxide-Semiconductor）， CMOS工艺一般是在衬底上做N-阱，NMOS 管做在衬 底上，PMOS管做在N-阱里。这样在一块芯片上就存 在PMOS管和NMOS管两种管子。正是由于有这两种 MOS便可以很方便地实现数字逻辑电路，也可以搭建 各种模拟电路。 CMOS主要采用平面工艺和自对准工艺。相对TTL工 艺来说要简单易实现。图4是一个反相器的例子。
-8-
图1，Virtuoso的版图编辑器中的输入层菜单
-9-
图2，zeni版图编辑器的输入层菜单
- 10 -
（1）数据输入层： 定义的输入层也叫原始层。输入层是工艺文件里定
义的层。输入层里面的数据由输入的矩形，多边形，扩 幅线等几何图形组成，是我们版图设计输入的数据。 （2）衍生层：
一些逻辑图形运算后的产生的层，是为了检查验证 需要产生的层，有的衍生层也可以参与掩膜制作的生成。 （3）标识层：
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制定设计规则的目的：使芯片尺寸在尽可能小的 前提下，避免线条宽度的偏差和不同层版套准偏 差可能带来的问题，尽可能地提高电路制备的成 品率。
三、设计规则及工艺参数
版图设计规则的制定 考虑器件在正常工作的条件下，根据实际工艺水平(包 括光刻特性、刻蚀能力、对准容差等)和成品率要求， 给出的一组同一工艺层及不同工艺层之间几何尺寸的 限制，主要包括线宽、间距、覆盖、露头、凹口、面 积等规则，分别给出它们的最小值，以防止掩膜图形 的断裂、连接和一些不良物理效应的出现。
版图数据 命令文件 ZSE
LDC
CDL/Spice
DRC, ERC
NE LVS
Slognet
PDT
LDX
四、版图验证与检查
DRC（Design Rule Cheek）：几何设计规则检查 ERC（Electrical Rule Check）：电学规则检查 LVS（Layout versus Schematic）：网表一致性检查

4#版为P+掺杂区图形掩膜。多晶硅栅本身作为漏, 源掺杂离子注入的掩膜(离子实际上被多晶硅栅阻 挡,不会进入栅下硅表面,称硅栅自对准工艺)。经 硼离子注入,扩散推进,完成P沟管和P型衬底欧姆 接触区的制作。
光刻4：P管源漏区注入光刻
P+注入
N- Si 阱
P-S i Sub
光刻5：N管源漏区注入光刻
N阱层相关的设计规则
编 号 1.1 1.2 1.3 描 述 尺 寸 3.0 6.0 2.5 目的与作用 保证光刻精度和器件尺寸 防止不同电位阱间干扰 保证N阱四周的场注N区环的 尺寸 减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4

SiO2
版图层次定义
有源区
光刻胶
光刻胶 Si3N4
Nwell
SiO2
P－type Si
SiO2
版图层次定义
有源区 封闭图形外形成LOCOS
场氧
场氧
Si3N4
PNwweellll
P－type Si
场氧 SiO2
SiO2
版图层次定义
有源区
场氧
场氧 PNwweellll
P－type Si
场氧 SiO2
实际上有源区掩膜板的意义在于作为制 造硅局部氧化（LOCOS）和薄氧（封闭图形 内形成薄氧，封闭图形外形成LOCOS）。
版图层次定义
Pwell Active Poly P+ implant N+ impant Omicontact Metal
active
有源区
Nwell
版图层次定义
有源区
生长薄氧氮化硅用于应力释放
Poly
场氧
场氧 PNwweellll
薄氧
P－type Si
场氧 SiO2
SiO2
版图层次定义
Poly
场氧
场氧
poly
PNwweellll
P－type Si
场氧 SiO2
SiO2
版图层次定义
Poly
Nwell Active Poly P+ implant N+ impant Omicontact Metal
P+/N+扩散区
场氧
光刻胶 场氧
poly
PNwweellll
场氧 SiO2
P－type Si
S/D
SiO2

版图设计培训资料(1)
第一部分：了解版图
3. 版图的工具：
– Cadence
✓ Virtuoso ✓ Dracula ✓ Assura ✓ Diva
– Mentor
✓ calibre
– Spring soft
✓ laker
版图设计培训资料(1)
第一部分：了解版图
4. 版图的设计流熟程悉所需文件
对电路的了解 版图布局布线
NMOS版图
版图设计培训资料(1)
第二部分：版图设计基础
2.1 器件
2.1.1 MOS管 1) NMOS管
✓ 以TSMC，CMOS，N单阱工艺 为例
✓ PMOS管，做在N阱中，沟道 为N型，源漏为P型
2) 包括层次：
✓ NWELL，N阱 ✓ PIMP，P+注入 ✓ DIFF，有源区 ✓ Poly，栅 ✓ M1，金属 ✓ CONT，过孔
第二部分：版图设计基础
2.1器件
2.1.2 电阻 选择合适的类型，由电阻阻值、方块电阻值，
确定 W、L；R=L/W*R0
电阻类型
版图设计培训资料(1)
电阻版图
第二部分：版图设计基础
2.1器件
2.1.3 电容
1) 电容值计算C=L*W*C0
2) 电容分类：
✓ poly电容 ✓ MIM电容
• 基于单位面积电容值 ✓ MOS电容
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
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第一部分：了解版图
1. 版图的定义：版图是在掩膜制造产品上实现 电路功能且满足电路功耗、性能等，从版图上 减少工艺制造对电路的偏差，提高芯片的精准 性。
电路图